基于FPGA伪随机码研究.doc

1 绪论 近年来,以FPGA为代表的可编程ASIC器件发展极快,从最初的数百个门发展到现今的数百万个门，系列品种增多, 功能更强, 速度更快, 功耗更小, 价格更低。因此,愈来愈受到电子界的青睐, 开发基于FPGA的数字集成系统设计的新技术方法将逐渐成为主流。FPGA技术发展出现几个新动向：一是在FPGA中嵌人处理器（包括CPU、微处理器、微控制器）；二是高速并行I/O口；三是实现数字信号处理功能。针对以上动态, 本课题通过对FPGA技术的研究, 对在FPGA中实现伪随机序列发生器做了有益的研究与实践, 设计中充分运用了自上而下、结构化、模块化设计思想。 伪随机序列具有良好的随机性, 它的相关函数接近白噪声的相关函数(函数) , 即有窄的高峰或宽的功率谱密度, 使它易于从其他信号或干扰中分离出来。伪随机序列的伪随机性表现在: 预先的可确定性、可重复性, 使它易于实现相关接收和匹配接收, 故有良好的抗干扰性能。伪随机序列(又称伪噪声序列) 广泛应用于通信、雷达、导航等重要的技术领域。近年来, 在自动控制、计算机、声学、光学测量、数字式跟踪和测距系统, 以及数字网络系统的故障分析检测也得到广泛的应用。 1.1 课题背景 在现代工程实践中, 伪随机信号在移动通信、导航、雷达和保密通信、通信系统性能的测量等领域中有着广泛的应用。例如, 在连续波雷达中可用作测距信号, 在遥控系统中可用作遥控信号, 在多址通信中可用作地址信号, 在扩频通信系统中, 抗干扰、抗噪声、抗截获、信息数据隐蔽和保密、抗衰落、多址通信、实现同步与捕获等都与扩频码的设计密切相关。 在数字通信中可用作群同步信号, 还可用作噪声源以及在保密通信中的加密作用等。伪随机发生器在测距、通信等领域的应用日益受到人们重视。 EDA(电设计动) 技术计为,在EDA软,对语HDL为统逻辑设计,自动逻辑编译逻辑简逻辑综逻辑,直至对标编译逻辑编载(本文选开发为Altera QuartusⅡ) 。EDA的仿真测试术过计对设计电统从层统点测试,大大提高了大规统电设计动设计仅软,即利用硬件描述语(如VHDL)来对统,在EDA 工具的帮设计结,这对个统设计过软设计样EDA技术设计为顶设计,骤独标结语,在系统为级对设计产进为义,结层术,设计认EDA工具的逻辑综,把功能描述转换为标,经编载编标FPGA芯片中,使该够实现设计这样,块个数电统FPGA）在电子领域越来越广泛的应用，在很多高速设计和高速测试的场合下，我们希望能够在FPGA中直接实现伪随机序列发生器。传统的大数乘法产生伪随机数的方法不但时钟频率不能太高，并且需要消耗FPGA 内大量的逻辑资源。本文将给出在FPGA内利用线性反馈移位寄存器（ Linear Feedback Shift Registers）结构实现伪随机序列发生器的方法；这种方法不仅结构简单，易于实现，而且所产生的伪随机序列具有周期长，随机特性好的特点。 2 伪随机序列简述 2.1　伪随机序列 伪随机码， 又称伪随机序列, 是一种可以预先确定并可以重复地产生和复制, 又具有随机统计特性的二进制码序列。 伪随机序列的特性，一般情况下为： ⑴ 信号必须具有尖锐的自相关函数, 且互相关函数应接近于零。 ⑵ 有足够长的码周期和尽可能大的复杂度,以确保抗侦破、抗干扰的要求。 ⑶ 有足够多的独立地址数, 以满足码分多址的要求。 ⑷ 具有近似噪声的频谱, 即近似连续谱且均匀分布。 ⑸ 工程上易于产生、加工、复制和控制。 通常采用的二电平(0, 1) 伪随机序列的结构已预先确定, 但它们都具有类似白噪声的相关特性, 只是幅度概率分布不再服从高斯分布。伪随机序列通常具有类似于随机序列的性质, 归纳起来有下列三点: ⑴ 平衡特性: 每一周期内0和1出现的次数近似相等。 ⑵ 游程特性: 把随机序列中连续出现0或1的子序列称为游程。连续的0或1的个数称为游程长度。随机序列中长度为1的游程约占游程总数的1/2, 长度为2的游程约占游程总数的1/ 4, 长度为3的游程约占游程总数的1/8,即每周期内,长度为n比特的游程出现的次数比长度为n+l比特游程出现的次数多一倍。 ⑶ 相关特性: 随机序列的自相关函数具有类似于白噪声自相关函数的性质, 一般具有双值自相关函数。 伪随机序列由0 和1 两个元素组成的二元(或二进制) 序列是数的序列, 它可以用波形进行模拟。通常把二元序列(或波形) 中的元素称做比特或码元, 而把它的持续时间称做比特长度。一个序列中元素0和1顺序排列的结构(排列次序) 如果具有周期性则称为周期序列, 否则称为随机序列。随机序列有三个特点: (1) 序列元素的排列次序无法预先确定、也不可能重复产生和复制, 也就是说它是非周期性的。 (2) 序列中0 和1 的出现次数大致相等,n个0(或1)