可编程逻辑器件第2章总结.pptVIP

可编程逻辑器件应用 VHDL语言程序的基本结构： 库说明（library） 实体说明（entity） 结构体说明（architecture） VHDL语言中的数据 数据对象： 常量：一旦赋值就不会发生变化 变量：可以在程序中改变值的量，赋值立即生效 信号：可以随时间改变数值，赋值允许产生延时 顺序描述语句： If 语句 If 条件1 then 第1组顺序语句； elsif 条件2 then 第2组顺序语句； …… else 第n+1组顺序语句； end if； Case语句： case 条件表达式 is when 条件表达式的值 =〉一组顺序语句； ………… when 条件表达式的值 =〉一组顺序语句； end case; 并行描述语句： 进程语句： Process（敏感信号表） 变量说明语句； Begin 一组顺序语句； End process； 敏感信号是指那些值发生改变后能够引起进程语句执行的信号。 If （clk’event and clk=‘1’）then 在时钟边沿的条件得到满足后才真正执行时序电路所对应的语句。 当时钟信号作为进程的敏感信号时，在敏感信号表中不能出现一个以上的时钟信号 MAX+PLUS II 设计环境介绍 MAX+PLUS II 设计方法介绍 设计输入（Design Entry） 编译 仿真 时序分析 器件编程 复习小结 设计输入 多种设计方法： MAX+PLUS II 图形设计输入 （Graphic design entry） 文本设计输入 （Text design entry） AHDL, VHDL Altera 设计方法学 多级设计 将设计分为几个模块 单独输入并调试每个模块 每个独立模块都产生Default Symbols或者Include文件 将这些模块应用于高级设计文件 编译 选择目标器件 切记80/80原则. 保留20%逻辑及20% 输入/输出(I/O) 管脚资源以用于将来的设计修改 首先,在无任何管脚分配的情况下编译高级设计来检验实际设计是否满足目标器件 验证 仿真 功能是否正确? 是否存在假电平讯号? 执行时序分析 解决性能受阻问题 编程 器件编程 运行测试验证系统 必要的话,修改设计,根据后面的注释提示重新编译并重新给器件编程 * Copyright ? 1997 Altera Corporation 课程安排 * * Designing with MAX+PLUS II Notes: * * Designing with MAX+PLUS II