基于波形数字化ASIC的高精度时间测量-Indico.PPT

* * * * * * * * 输出整形电路 《Gigahertz Waveform Sampling and Digitization Circuit Design and Implementation》 时序产生电路仿真波形 * 基于复用counter降低量化电路功耗 Wilkinson结构实现全并行数字化 Counter时钟产生电路 片内数字化 * 增加了采样停止位置的编码输出 增加数据标志位，方便数据处理 增加ROI (Region of interesting)模式减小死时间 增加片内自动复位功能（每次采样完成之后） 采样停止时刻编码 * ROI 读出模式的实现 From DRS 标志位产生电路示意图 采样时钟（WR）和标志位（tag）波形 256位标志位需要编码（8-bit）输出 编码方式示意如下： * 采样和量化电路关键节点瞬态波形 关键节点瞬态波形 * 芯片版图 采样率：up to 2 Gsps 两通道，每通道128 cells 共有管脚49个 版图尺寸：2760 μm × 930 μm * 采样率：up to 5 Gsps 256 cells/通道 芯片版图 7通道（5×256+2×128） 共有管脚128个 版图尺寸：2760 μm × 930 μm 研究背景 研究内容 ASIC电路的设计与优化 波形数字化ASIC构架设计 采样单元电路的设计与优化 高速采样时钟电路的设计 量化与读出控制电路的设计 ASIC电路的测试 高精度时间测量的应用 总结 * * 测试平台 * 1）直流测试 INL在-2%~3%之间 用作采样波形的幅度刻度 * 202MHz正弦波 (1) 幅度误差修正 (2) 采样间隔修正 Dt Dt Dt Dt Dt NIMA :629 (2011) 123-132 * 采样单元失配修正 * 采样间隔修正 AB两点间的时间间隔： AB两点间的幅度间隔： 理论上Vn/tn是固定值，实际会有误差，Vn需多次测量求平均得到 每个延时单元的延时： * DRS4 calibration Global calibration By D. Stricker-Shaver, S. Ritt * 方程的解即为实际采样间隔 Ts为输入信号理想周期，α和β为小数 新的修正算法 * 实际测试输入的正弦波频率为139 MHz，采样频率设定为5.2 Gsps 最终得到的采样间隔及其分布如下所示 采样间隔均值0.192 ns，方差17.5 ps * 时间精度测试 修正前 传统修正方法 目前采用方法 * 基于波形数字化DRS4的高精度时间测量 RMS:17 ps Δt=2.25 ns Linear Fit RMS:8.6 ps after correction 4 order poly fitting： 10 ps RMS RMS:4.3 ps Δt=0 ns * 基于波形数字化ASIC的高精度时间测量 针对基于SCA技术的高速波形数字化ASIC展开研究，探索了芯片构架与关键电路的优化设计技术 已完成两个版本的ASIC设计，实现5 Gsps采样率指标 将SCA ASIC技术应用于时间测量中，并提出一种采样间隔误差的修正技术，修正后实现10 ps RMS的时间精度指标 第三版基于差分结构进行电路设计，旨在进一步提升采样精度，正在研究中 * * 谢 谢 * * * * * 关键技术解决方法： 1.问题来源： 理想情况下，当输入时钟相位和VCDL中时钟相位非常接近时，UP和DN同时出现相同宽度的控制脉冲，在控制脉冲有效时间段内，MP和MN同时导通，MP和MN所连接电流源不存在失配时，Cp电压保持不变。即使电流源匹配，MP和MN的尺寸也不一致，会导致电荷注入效应的大小不一致，会导致Cp上仍旧有注入的电荷，从而造成纹波。 更重要的来源是两个恒流源的不匹配，具体原因在第2点中会提及。 对应方法：增大Cp（实际取 50 pF），环路带宽为输入信号频率（64 ns周期）的1/10，对应建立稳定时间为10 us。 2.锁定误差原因：当输入时钟相位和VCDL中时钟相位非常接近时，MP/MN导通时间都非常短（小于几十ps时），会导致MP/MN不响应，实际上没有电路注入到Cp中，从而导致锁定误差，导致VCDL时钟和输入时钟存在一个固定相位差（会随工艺角变化），从而导致最后一个单元存在超宽道。 解决办法： a. 尽可能减少寄生电容，意味着要将MP，MN尺寸做小，提升MP和MN的速度，使其在输入信号很窄时仍能响应。但较小L会导致更大的沟道调制效应，当Vcont取不同值时，MP和MN的电流容易失配，失配电流流经Cp（20 pF），会导致Vcont变化。第一版采用此种方案，尺寸：L=0.5 um，锁定误差：1 GHz，+2