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时序电路概念总结 段晓辉老师班上 郑子杰 1000010334 2010 级电子系 第七章 基本时序电路 一、 引的概念 1、 状态变量 2、 时序电路也称为有限状态机（FSM） 3、 时钟周期： 练习连续同向转换之间的时间。 时钟频率： 时钟周期的倒数。 触发沿： 时钟周期内的第一个边沿。 占空比： 时钟信号的有效时间与时钟周期的百分比。*注意区分是高态有效还是低态 有效。 二、 双稳态器件、锁存器与触发器——对应LEC10 1、 双稳态电路的模拟分析 Vin/Vout 曲线 2、 亚稳态： 满足回路方程。 噪声就可以使电路工作脱离亚稳态。 最简单的时序电路都会受亚稳态的影响。 （开关亚稳态，脉冲宽度小于最小脉宽） 3、 触发器flip-flop 和锁存器latch 的区别 触发器有时钟的概念， 锁存器将输入看成是输入。 4 、 S-R 锁存器:S 用于置位，R 用于复位 （1）基本模式电路的S-R 触发器 Q*=S+R’Q; （建立前提：约束方程S R=0 ） 传播延迟：由于S 与R 变化导致Q 和QN 不同输入输出的配比可以造成4 种传播延迟。 S-R 同时设置成1，然后再放开时容易造成亚稳态。 S’-R’锁存器：与S-R 类似，由于引入了非门，所以更加常用。 具有使能的S-R 锁存器：只有在C 有效的时候才有效。 （2 ） 主从式S-R 触发器（注意电路元器件的符号） 脉冲触发方式的理解： C 有效时：中间级跟随。 C 下降沿时： 中间级的信号的传输到输出端。 5、 D 锁存器与D 触发器 （1） D 锁存器 S-R 锁存器的S 端接D，R 端接D’ 。透明锁存器。 注意概念！！！！ 建立时间：tsetup ：触发前需要保持的时间，以确保能够触发。 保持时间：thold ：触发后为了稳定需要的时间。 Tmin= tsetup+ thold；（后面会单独分析） （2 ） 边沿触发式D 触发器——如何用D 锁存器构造D 触发器 主从式D 触发器：第一个触发器称为主触发器，第二个为从触发器。 具体是上升沿触发还是下降沿触发主要看从触发器。 转移方程：Q*=D 型号74x74 ； （3 ） 带有异步置位端和异步清零端的D 触发器-74x374 （4 ） 具有使能端的D 触发器 转移方程：Q*=EN.D+EN’.Q （5 ） 扫描触发ASIC 测试 扫描链的概念 选择是D 输入还是扫描输入， 转移方程：Q*=TE’.D+TE.TI 6、 J-K 触发器 （1） 主从式J-K 触发器 有1 钳位与0 钳位。 即使C 为1,J=0，K=1，由于触发类型是脉冲触发，所有输出也有可能为0. 即使C 为1,J=1, K=0, 由于脉冲触发，所以输出也可能为1. （2 ） 边沿触发式J-K 触发器 转移方程：Q*=JQ’+K’Q 如何用D 触发器实现J-K 触发器——激励方程法。 7、 T 触发器 每一个上升沿反相。 转移方程：Q*=QN 如何用一个D 触发器构造一个T 触发器。 用带有使能端的T 触发器构造D 触发器。 转移方程：Q*=EN.QN。另EN=D.QN+D’Q; 有了D 触发器一切都好构造。 三、 时钟同步状态机 同步的概念：使用同一个时钟信号 1、 状态机的结构 状态存储器的概念 下一状态逻辑=F(当前状态，输入) 输出逻辑=G(当前状态，输入) 注意！！！F 与G 均为组合逻辑电路，具体时序逻辑由状态存储器的跳变实现。 2、 MEALY 机与MOORE 机 （仅仅在输出上区分） 无论如何： 下一状态逻辑=F （当前状态，输入） 但是输出逻辑=G （当前状态） MOORE 机 输出逻辑=G （当前状态，输入）MEALY 机 流水线输出：针