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电子系统设计 本节内容 VHDL内容课程安排 VHDL代码的基本结构 库(Library) 实体(Entity) 结构(Architecture) VHDL内容课程安排 电路设计 VHDL内容课程安排 电路设计 VHDL代码结构 库声明 实体声明 结构体 VHDL代码结构 库 已经分析的数据集合 集合定义 实体定义 构造体定义 配置定义 库的分类 工作库(working libraries) 当前设计单元分析后将放的库 资源库(resource libraries) 包含当前设计单元引用到的单元的库 库的作用范围 基本库 library work; library std; library ieee; 除STANDARD包外，所有设计隐含 库的种类 WORK STD IEEE ASIC 用户定义 STD库 STANDARD包集合 标准的预订义类型 TEXTIO包集合 标准的文本相关的类型和操作 IEEE库 std_logic_1164: 标准的逻辑系统 std_logic_arith: 指定数据类型和相关的数学及比较操作 std_logic_signed: 把std_logic_vector当成有符号数的操作 std_logic_unsigned: 把std_logic_vector当成无符号数的操作 ASIC库 Altera Xilinx Synposys 查看库实例 MAX+plus II Xilinx ISE ModelSim VHDL代码结构 实体声明 定义一个给定设计实体和其所在环境的接口 描述了一个模块的输入/输出端口 实体声明与结构体关系 实体声明可以被多个结构体共享 同一接口不同结构体 实体代表一系列同一接口的设计实体 实体声明的语法 实体名 VHDL命名规则 有效字符：英文字母、数字和下划线(‘_’) 必须以英文字母打头。 下划线(’_’)的前后都必须有英文字母或数字。 短标识符不区分大小写。 注意:VHDL不是大小写敏感的如: dff=DFF 实体声明的语法 类属语句 声明: GENERIC [CONSTANT] 名字表：[IN] 子类型标志 [：=静态表达式]，…] 使用: GENERIC MAP (类属关联列表) 类属例子1 类属参数 vs. 常数 常数 只能从设计实体的内部得到赋值 不能改变 类属参量 可由设计实体的外部提供。 类属例子2 实现如下设计：由三个二输入与门电路组成如图所示的四输入与门功能，要求门1的延迟时间为5ns，门2的延迟时间为6ns,门3的延迟时间为7ns。 类属例子2 实现1: 写3个与门的设计实体, 门延迟分别为5ns,6ns,7ns 实现2: 只写一个与门的设计实体 利用类属语句修改门延迟 例2实现代码 课本的例子 实体声明的语法 端口语句 端口名 符号命名规范 最好有意义 端口方向 方向示意图 数据类型 BIT(BIT_VECTOR) STD_LOGIC INTEGER 实体声明的例子 写一个如下的实体声明: 端口 D 是12位的输入总线 端口OE和CLK是位输入 端口AD是12位的双向总线 端口A是12位的输出总线 端口INT是位输出 端口AS是位输出 实体声明例子解答 ENTITY my_design IS PORT ( d: IN BIT_VECTOR(11 DOWNTO 0); oe, clk: IN BIT; ad: INOUT BIT_VECTOR (11 DOWNTO 0); a: OUT BIT_VECTOR(11 DOWNTO 0); int: OUT BIT; as: OUT BIT); END my_design; VHDL代码结构 结构体 描述了基本设计单元（实体）的结构、行为、元件及内部连接关系 描述方式： 行为描述(behavioral) 寄存器传输描述(dataflow) 结构描述(structural) 结构体 结构体 结构体的命名 符号命名规范 按描述方式命名 behavioral(行为) dataflow(数据流) structural(结构) 实际情况 结构体 构造体声明中的实体名 结构体 定义语句 对结构体内所用的 信号 常数 数据类型 函数和过程 等进行定义 仅对结构体内部可见 结构体 并行处理语句 具体描述构造体的行为、功能及其连接方式等 也称功能描述语句 语句间是并行的 并行处理语句 2个简单例子 异步复位的D触发器 D触发器+与门逻辑 D触发器实现代码 1 --------------------------------------- 2 LIBRARY ieee; 3 USE ieee.std_logic_1164.all; 4