数字电路中时序问题.ppt

数字电路中的时序问题 本章主要内容 时钟偏差和抖动对性能和功能的影响 其他时序方法 同步问题 时钟产生 引言 所有时序的共同特征：如果要使电路正确工作就必须严格执行预先明确定义好的开关事件的顺序。 同步系统方法，即采用全局分布的周期性同步信号(即全局时钟信号)使系统中所有存储单元同时更新。 电路的功能性是通过对时钟信号的产生以及它们在遍布整个芯片的存储单元上的分布实行某些严格的限定来保证的，违背这些限定常常会使功能出错。 时序方法分为两类：同步——时钟偏差（空间）和时间抖动（时间） 异步——不需要全局分布时钟故避免时钟的不确定性 1.数字系统的时序分类 信号根据它们与本地时钟的关系来分类： 只在预先决定的时间周期上发生翻转的信号相对于系统时钟可分为同步的、中等同步的或近似同步的。 可以在任意时间发生翻转的信号称异步信号 同步互连 一个同步信号具有与本地时钟完全相同的频率并与该时钟保持一个已知的固定相位差。 中等同步互连 一个中等同步信号不仅与本地时钟具有同样的频率，而且相对于该时钟具有未知的相位差 近似同步互连 一个近似同步信号是一个频率与本地时钟频率名义上相同但其真正频率却稍有不同的信号。这会使相位差随时间漂移。当两个相互作用的模块具有由各自的晶体振荡器产生的独立时钟时，就很容易发生这一现象。由于被传送的信号可能以与本地时钟不同的速率到达接收模块，所以需要运用缓冲技术以保证能接收到所有的数据，通常近似同步互连只发生在包含长距离通信的分布系统中，这是因为芯片级甚至板级电路一般都使用同一个振荡器来产生本地时钟。 异步互连 异步信号可以在任何时候随意变化，并且它们不服从任何本地的时钟。因此，把这些随意的变化映射到一个同步的数据流中并不容易。通过检测这些变化并将等待时间引入到与本地时钟同步的数据流中就可以同步异步信号、然而，一个更加自然地处理异步信号的方法就是去掉本地时钟并采用自定时的异步设计方法。在这一方法中，模块之间的通信由握手协议控制．它保证了正确的操作次序。 异步设计的优点在于计算以逻辑块的本地速度进行，而且只要有了合法数据，逻辑块就能随时进行计算。这一方法不需要解决时钟的偏差问题，且是一种非常模块化的方法，即块与块之间的相互作用只是简单地通过一握手过程来完成。但是，这些协议增加了电路的复杂性以及通信开销，而这会影响性能。 2.同步设计 同步设计原理 寄存器的“污染”或最小延时( )和最大传播延时( ) 寄存器的建立时间( )和维持时间( )。 组合逻辑的污染延时( )和最大延时( )： 时钟CLK1和CLK2 的上升沿相对于全局参照时钟的位置(分别CLK1和CLK2 ) 在理想情况下，Tclk1=Tclk2，因此这一时序电路要求的最小时钟周期仅取决于最坏情况的传播延时。周期必须足够长，以便在时钟的下一个上升沿之前数据能够传播通过寄存器和逻辑并在目标寄存器处建立起来(满足建立时间要求)。正如在第7章中所见，这一约束由以下表达式给出： 与此同时，目标寄存器的维持时间必须小于通过逻想网络的最小传播延时。 缺点：上述分析多少有点简单化．因为时钟水远也不会是理想的。实际上不同的时钟事件既不是理想周期性的也不是完全同步的。由于工艺和环境的变化，时钟信号同时会在空间和时间上发生偏差，这会导致性能下降或电路出错 时钟偏差 在一个IC上i和j之间的时钟偏差为 这里ti和tj是该时钟上升沿相对于参照时钟的位置。考虑图10.5中在寄存器Rl和R2之间传送数据。根据布线方向和时钟源的位置，时钟偏差可以有正有负。图10．6显示的是正偏差情况下的时序图。如图所示，在第二个寄存器处时钟上升沿延迟了一个正的 ： 时钟偏差是由时钟路径的静态不匹配以及时钟在负载上的差异造成的。根据定义，各个周期的偏差是相同的。这就是说，如果在一个周期CLK2落后于CLK1一个 ，那么在下一个周期它也将落后同一数量。需要注意的是．时钟偏差并不造成时钟周期的变化，造成的只是相位的偏移。 时钟偏差现象无论对时序系统的性能还是功能都有很大的影响。首先，考虑时钟偏差对性能的影响。从图10.6中可以看到，由R1在边沿①处采样的一个新输入将传播通过组合逻辑并被R2在边沿④处采样。如果时钟偏差为正，那么信号由R1传播到R2的可用时间就增加了一个时钟偏差值 。组合逻辑的输出必须在CLK2上升沿(点④)的一个建立时问之前有效。于是对这一最小时钟周期的约束就可以推导如下： 这一公式提示我们时钟偏差实际上具有改善电路性能的可能。