第2章-VHDL-程序结构和数据对象.ppt

第2章 VHDL程序结构与数据对象 2.1 VHDL程序结构 2.1 VHDL程序结构 2.1 VHDL程序结构 2.2 VHDL程序基本构建 2.2 VHDL程序基本构建 2.2 VHDL程序基本构建 2.2 VHDL程序基本构建 2.3 VHDL文字规则 2.3 VHDL文字规则 2.3 VHDL文字规则 2.3 VHDL文字规则 2.3 VHDL文字规则 2.3 VHDL文字规则 2.3 VHDL文字规则 2.4 VHDL数据对象 2.4 VHDL数据对象 2.4 VHDL数据对象 2.4 VHDL数据对象 2.4 VHDL数据对象 2.4 VHDL数据对象 常量、信号、变量的使用比较 (1) 从硬件电路系统来看，常量相当于电路中的恒定电平，如GND或VCC接口，而变量和信号则相当于组合电路系统中门与门间的连接及其连线上的信号值。 (2) 从行为仿真和VHDL语句功能上看，信号和变量的区别主要表现在接受和保持信息的方式、信息保持与传递的区域大小上。 (3) 从综合后所对应的硬件电路结构来看，信号一般将对应更多的硬件结构，但在许多情况下，信号和变量并没有什么区别。 (4) 虽然VHDL仿真器允许变量和信号设置初始值，但在实际应用中，VHDL综合器并不会把这些信息综合进去。 event ：反映信号的值是否变化，是，则返回为“真” last_value：反映信号变化前的取值，并将该历史值返回 last_event：反映从最近一次事件到现在经过的时间，返回一个时间值 active: 反映信号是否活跃，是，则返回为“真” Last_active: 从最近一次活跃到现在经过的时间，返回一个时间值 delayed[(时延值)]: 使信号产生固定时间的延时并返回 stable[(时延值)]: 返回boolean, 信号在规定时间内没有变化返回true transaction: 返回bit类型，信号每发生一次变化，返回值翻转一次 习 题 说明： USE语句指明库中的程序包。一旦说明了库和程序包，整个设计实体都可以进入访问或调用，但其作用范围仅限于所说明的设计实体。USE语句的使用将使所说明的程序包对本设计实体部分或全部开放。即：当一个源程序中出现两个以上实体时，两条作为使用库的说明语句应在每个设计实体说明语句前重复书写。 例： LIBRARY IEEE； --库使用说明 USE IEEE.STD_LOGIC_1164.ALL; ENTITY and IS ┇ END and； ARCHITECTURE dataflow OF and IS ┇ END dataflow; CONFIGURATION c1 OF and IS -- CONFIGURATION（配置） ┇ AND c1; LIBRARY IEEE； --库使用说明 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or IS CONFIGURATION c2 OF and IS ┇ AND c2; VHDL的基本结构 2.2.4 程序包（PACKAGE） 程序包由两部分组成：程序包首和程序包体。 为了使已定义的常数、数据类型、元件调用说明以及子程序能被更多的设计实体方便地访问和共享，可以将它们收集在一个程序包中。多个程序包可以并入一个库中，使之适用于更一般的访问和调用范围。这一点对于大系统开发，多个或多组开发人员并行工作显得尤为重要。 程序包的内容主要由如下四种基本结构组成，因此一个程序包中至少应包含以下结构中的一种。 常数说明：主要用于预定义系统的宽度，如数据总线通道的宽度。 数据类型说明：主要用于说明在整个设计中通用的数据类型，例如通用的地址总线数据类型定义等。 元件定义：主要规定在VHDL设计中参与元件例化的文件(已完成的设计实体)对外的接口界面。 子程序说明：用于说明在设计中任一处可调用的子程序。 常用的预定义的程序包 STD_LOGIC_1164程序包 STD_LOGIC_ARITH程序包 STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED程序包 STANDARD和TEXTIO程序包 库和程序包的调用方法 功能 用于描述层与层之间的连接关系和实体与结构体之间的连接关系。 配置语句的一般格式如下： CONFIGURATION 配置名 OF 实体名 IS FOR 为实体选配的构造体名