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《EDA技术与PLD设计》 第8讲 现代数字系统设计 通信工程学院 尹廷辉讲师 二??五年三月二十三日 现代数字系统设计方法 采用自顶向下（TOP-DOWN）的方法，把系统划分为数据单元和控制单元，然后再把数据单元划分为下一层次的基本单元，一直这样做下去，直到可以用硬件描述语言来实现为止。 分割准则 分割的目的是易于用硬件描述语言进行描述。 若分割过粗，则不易用语言描述，分割过细，则带来不必要的重复和烦琐。因此分割的粗细要根据具体的设计和设计工具情况而定。 可以借助算法流程图（ASM）来分割。 分割规则一：共享规则 在设计中，往往会出现一些功能相似的逻辑模块，相似的功能应该设计成共享的基本模块，象子程序一样的由高层模块调用。这样可减少需要设计的模块数目，改善设计的结构和特性。 分割规则二：接口信号线最少 复杂的接口信号容易引起设计错误，并且给布线带来困难，用最少的信号线进行信号和数据的交换为最佳的方法。 分割规则三：结构匀称 同层次的模块之间在资源和I/O分配上不出现悬殊的差异。 分割规则四：通用性好 模块的划分和设计应满足通用性要求，模块设计应考虑移植的问题。一个好的设计模块 应该可以在其它设计中使用，并且容易升级和移植。 数字系统设计技巧 技巧一：系统的可观测性 一个系统除了引脚上的信号外，系统内部的状态也是需要测试的内容。一些有经验的设计者会自觉的在设计系统的同时设计观测电路，指示系统内部的工作状态。 技巧二：同步和异步 异步电路会造成较大延时和逻辑竞争，容易引起系统的不稳定，而同步电路按照统一的时钟工作，稳定性好。在设计时应尽量采用同步电路设计，避免使用异步时序电路。在必须使用异步时序电路的场合，要采取措施避免竞争和增加稳定性。 技巧三：最优化设计 由于可编程器件的逻辑资源、连接资源和I/O资源是有限的，器件的速度和性能也是有限的，用器件设计系统的过程相当于求优解的过程。 设计中常见的优化目标是：资源、速度和布线。 技巧四：设计的艺术性 一个系统的设计需要经过反复的修改、优化才能达到设计要求。这是一个很烦琐的过程。 在各种设计要求、限定条件、优化原则之间反复权衡利弊、折衷、构思、创造以达到设计意图，设计既是一门技术，也是一门艺术。 数字系统设计举例 正负脉宽可控信号发生器 频率计设计 梁祝乐曲演奏电路 1. 正负脉宽可控信号发生器 产生负脉冲宽度的模块 控制电路设计 输出的正负脉冲由控制模块产生。其工作原理是：首先输出低电平，此时让neg模块计时，pos预置；当低电平时间一到，让neg模块预置，pos模块计时，这样相互切换。 思考题 2. 频率计的设计 频率计：数1秒钟时间内脉冲的个数。 library ieee; use ieee.std_logic_1164.all; entity cntrl2 is port(clka,clkb:in std_logic; en,latch:out std_logic); end cntrl2; architecture one of cntrl2 is type state_type is (s0,s1); signal state:state_type; begin process(clka) begin if clkaevent and clka=1 then case state is when s0=if clkb=1 then state=s0;else state=s1;end if; when s1=if clkb=0 then state=s1;else state=s0;end if; end case; end if; end process; 若选取的太低，如2KHz，则分频结果误差太大。 若选取的太大，如50MHz，则分频电路过于复杂。 如低音3（329.6Hz），分频比为9101.94，四舍五入后变为9102。 如低音1（261.6Hz），分频比为11467.89，四舍五入后变为11468。 扩展输入数据至14位。 高电平与低电平脉宽相等。 产生音长的时钟4Hz，锁定于7 产生音频的时钟3MHz，锁定于12 输出驱动扬声器，锁定于5 控制单元设计 在正脉冲期间，计数器对输入脉冲计数。此时控制单元应使计数器计数。 在正脉冲结束后显示。 待测时钟 参考时钟 process(state) begin case state is when s0=en=1;latch=0; when s1=en=0;latch=1; end case; end process; end one; 3. 梁祝乐曲演奏电路 组成乐曲的每个音符的频率值（