基于Virtex5USB模块设计毕业论文.doc

毕业 任务书 一、题目 基于XC5VLX50T的USB 模块设计。 二、研究主要内容 基于 XC5VLX50T的原理，完成USB模块，DDR22模块，Strata Flash模块，时钟模块的设计方案，实现相关原理图和PCB图的设计。 三、主要技术指标 1.USB模块：支持Digilent Adept USB和Xilinx iMPACT USB. 2.DDR22模块：256MByte容量的SODIMM，64位数据带宽。 3.Strata Flash模块：32Mbyte容量。 4.Clock Gen模块：25Mhz时钟信号，24.576Mhz时钟信号，12Mhz时钟信 号，200Mhz 100Mhz的高速高性能差分时钟信号。 四、进度和要求 第1周： 完成任务书和开题报告。 第2周到第3周： 熟悉USB，DDR22模块相关手册，提出方案，设计模块原理图。。 第4周到第5周： 熟悉时钟，Strata Flash模块相关手册，提出方案，设计模块原理图。 第6周到第8周： 分析USB，DDR22，时钟，StrataFlash模块与XC5VLX50T的逻辑连接关系，绘制原理图。 第9周到第11周：用CAD工具完成USB，DDR22模块和XC5VLX50T的PCB连接电