EDA期末知识整理.doc

一关系混淆类概念 1简述VHDL语言实体声明中：IN，OUT，BUFFER和INOUT 等端口模式各自的特点。 端口模式特点为：IN：输入型，只读模式。OUT：输出型，只写。BUFFER：缓冲型，带有读功能的输出模式，即输出并向内部反馈VHDL中信号、变量的功能特点及使用方法，区别。 答：信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。全局量，使用场所：architecture、package、entitiy。 变量：代表电路中暂存某些值的载体。变量赋值不存在延迟。局部量，使用场所：process、function、procedure。 信号 变量 赋值符号 = := 功能 电路的内部连接 内部数据交换 作用范围 全局，进程和进程之间的通信 进程的内部 行为 延迟一定时间后才赋值 立即赋值 3 VHDL的基本结构及每部分的基本功能？答：VHDL的基本结构有： 库（Library）、程序包（Package）、实体（Entity）、结构体（Architecture）和配置（Configuration）几部分组成。 每部分的基本功能为： 库（Library）：用来存储预先完成的程序包和数据集合体的仓库。以供设计者对一些统一的语言标准或数据格式进行调用。 程序包（Package）：将已定义的常数、数据类型、元件语句、子程序说明等收集起来构成一个集合。 实体（Entity）：定义系统的输入输出端口 结构体（Architecture）：定义系统的内部结构和功能。 配置（Configuration）：从某个实体的多种结构体描述方式中选择特定的一个作为实体的实现方式。 4试比较case语句和with-select语句的区别 case 语句 with_select 语句 不同点： 顺序执行语句 并行执行语句 只能在process 中或子程序中 不能在process或子程序中 二名词解释和基本概念： ASIC专用集成电路，FPGA现场可编程门阵列CPLD复杂的可编程逻辑器件，IP知识产权核或知识产权模块 JTAG联合测试行动小组HDL硬件描述语言VHDL超高速集成电路硬件描述语言SOPC：可编程片上系统 PCB：(Process Control Block)进程控制块RTL：寄存器传输级FSM：有限状态机LPM：可设置模块库IEEE电子电气工程师协会LPM参数可定制宏模块库UART串口（通用异步收发器）ISP在系统编程LAB逻辑阵列块VHDL语言，文本设计文件的扩展名是 .VHD MAX＋PLUSII支持的设计输入方法有 图形输入， 波形输入， 文本输入 Quartus II有 原理图、文本、波形 三种输入方式 EDA设计输入主要包括?图形输入?????HDL文本输入??????状态机输入? 硬件描述语言、软件开发系统、实验开发系统。??????? EDA数字系统工程设计流程包括：设计准备、设计输入、设计实现、器件编程与配置、设计验证。 EDA设计过程中的仿真有三种，它们是行为 仿真、 逻辑 仿真和 时序 仿真 以EDA方式设计实现的电路设计文件，最终可以编程下载到??FPGA? 和??CPLD? 芯片中，完成硬件设计和验证。EDA设计流程包括?设计输入?、??设计实现、?实际设计检验???和?下载编程?四个步骤。硬件描述语言HDL给数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的自顶向下的设计方法。变量赋值语句的语法 下列标准数据类型各值的含义：‘0’_强0__、‘1’ _强1_、 ‘Z’ 高阻态 、 ‘L’ _弱0__、 ‘H’ __弱1__、 ‘－’ _忽略___。 CPLD是基于 乘积项 的可编程结构，即由可编程的与阵列和固定的或阵列来完成功能。而FPGA采用查找表LUT结构的可编程结构。 CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。 CPLD中的逻辑单元是大单元，采用集总总线互连方式；FPGA的逻辑单元是小单元，采用分段式互连方式。VHDL适合行为级和RTL级描述；Verilog HDL适合RTL级和门级描述。 VHDLVHDL源程序的文件名应与??实体名??相同，否则无法通过编译在PC上利用VHDL进行项目设计，不允许在???根目录?下进行，必须在根目录为设计建立一个工程目录（即文件夹）。ARCHITECTURE和BEGIN之间进行说明。 结构体的结构化描述主要描述电路的组成，即元件之间的互连。主要用元件例化语句和生成语句来实现。 结构体包括三种描述方