kechengsheji大规模集成电路—基于VHDL的设计——数字钟.docVIP

课程报告 （超大规模集成电路设计及应用） 题 目 基于VHDL的设计——数字钟 学生姓名 *** 学 号 ***** 院 系 *** 专 业 **** 二Ｏ一Ｏ年六 基于VHDL的设计——数字钟 *********** ********************** [摘要] 随着电子设计自动化（EDA）技术的进步，数字电路在实际生活中已占据了重要的位置。详细介绍了用VHDL语言开发数字钟的方法，并对整个系统的设计过程作了详细的介绍，同时简介了EDA技术和VHDL语言。 [关键词] EDA技术；VHDL语言；数字钟 [正文] 随着人类的不断进步，现代电子设计技术已进入一个全新的阶段，传统的电子设计方法、工具的器件在更大程度上被EDA所取代。在EDA技术中，最令人关注的是逻辑设计方针测试技术。该技术的出现，使电子系统设计大为简化。设计速度快体积小、功耗小的集成电路已成趋势。本文是在Altera公司的Max+PlusⅡ开发系统中基于VHDL语言设计的数字钟。 1 设计流程 数字系统采用自顶向下、由粗到细，逐步分解的设计方法，最顶层电路是指系统的整体要求，最下层是具体的逻辑电路实现。自顶向下的设计方法将一个复杂的系统逐步分解成若干功能模块，从而进行设计描述，并且应用EDA软件平台自动完成各功能模块的逻辑综合与优化。利用Max+PlusⅡ进行具体设计编程、处理、检查以及器件编程。 2 系统设计 在各个模块都编译通过的基础上在顶层用原理图的方法实现。具体步骤如下： 1）确定总体结构 这是在进行系统具体编程设计之前就应该做的工作。有了这一步，就对数字钟的模块有了了解。在具体设计时只要根据这些模块各自的功能编写程序就大大的提高工作效率。系统总体框图如图1所示。 2）系统功能分析 整个系统以Altera的芯片为核心，外部设备比较简单，只需要几个拨码开关和6个数码管，开关分别作系统复位和校时用，6个数码管分别显示秒、分和小时。核心部分由3大模块组成，即时间计数模块、控制模块和显示模块。在系统设计时将控制模块和时间计数模块集成在一起。时间计数模块是通过计数产生秒、分和小时信号，显示模块对时间计数模块产生的秒、分和小时的信号，通过时钟扫描逐个在数码管上显示。校时功能主要是在计数器的设计上实现，通过设计正常计时和校时2个选通完成正常计时和校时的切换。 3）系统核心模块功能分析及实现 ①时间计数模块。时间计数模块由一系列的计数器进行级联实现，包括六进制、十进制、二十四进制计数器。秒和分钟的计数器的各位为十进制计数器。小时位为二十四进制计数器则由一个VHDL程序实现。 ②显示模块。显示模块由一个没有进位的六进制计数器、一个六选一选择器和一个七段译码管组成。六进制计数器为六选一选择器的选择判断提供输入信号，六选一选择器的选择输入端段分别接秒各位、分个位、分十位和小时位计数器的输出，用来完成动态扫描显示。 3 系统各模块介绍 1）cn6模块 即无进位的六进制计数器，如图2所示，由此提供选择信号，可选择显示的数码管及对应的书，循环扫描显示。 2）sel61模块 即六选一选择器，如图3所示。对于给定的选择器（由cn6模块的输出提供）输出对应的数，送到七段译码管。 3）disp模块 即七段译码管，如图4所示。对于输入的4位BCD码进行译码，输出的七位q0-q6分别外接数码管a-g段显示。 4）计数器模块 ①cnt10模块。即十进制计数器，如图5所示。CLK位秒脉冲信号，RES是复位信号，高电平有效。EN为选通信号输入端，CA输出进位信号，COUT[3..0]输出秒个位。 ②cn6模块。六进制计数器，如图6所示，CLK为秒脉冲信号，RES是复位信号，高电平有效。EN为计数使能端，CA端输出进位信号，COUT[3..0]输出秒十位。 ③cnt101模块。也是十进制计数器。如图7所示。完成数字钟设计的分的个位的计数。有2个选通信号输入端：EN是正常计数使能端，接cn6模块的CA端。EN2是校时脉冲使能端输入端。 ④cn61模块。六进制计数器。如图8所示。用于完成分十位的计数。有两个选通信号的输入端：EN是正常计数使能端，接cnt101模块的CA端。EN2是校时脉冲使能输入端。 ⑤cnt23模块。24进制计数器，如图9所示，用于完成用于小时计数的计数器。 5）cntt模块 该模块是将秒、分和小时计数器使用Max+PlusⅡ的图形输入方式，将各个计数模块连接起来后得到。各个管脚介绍如下：