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EDAVHDL 语言实验 山西大同大学物理与电子科学学院 电子科学技术系 1 目录 EDAVHDL 语言实验 1 第一章 实验指导6 实验一 简单组合电路设计6 一． 实验目的6 1．熟悉ispLEVER 的 VHDL 文本设计流程全过程，学习简单组合电路的设计、 多层次电路设计。7 2 ． 掌握软件仿真和硬件下载测试。7 3 ．熟悉利用EWB （Electronics Workbench ）软件的logic converter 化简表达式。 7 二． 实验原理7 1． 设计一个二选一的选择器，输入信号为A （1Hz）和B （8Hz ），S （K1 ）为 选择信号，开关向上拨的时候为低电平，Y （Led1 ）输出的是信号 A ，否则为高电 平输出信号B 。7 2 ． 设计一个四选一的选择器，输入信号为 A （1Hz）、B （8Hz ），C （K8 ）和 D （常低）S1 （K1 ）S2 （K2 ）为选择信号，Y （Led1 ）是输出信号。7 三． 实验内容7 1． 根据给定的真值表，用EWB 生成逻辑表达式和原理图。7 2 ． 编写二选一多路选择器的源代码，编译完成后，新建波形仿真文件，进行 功能仿真，验证真值关系是否满足。8 3 ． 引脚指定后，下载到芯片ispLSI1032E-70LJ84 中，测试逻辑关系。8 4 ． 修改源程序设计成四选一选择器，最后在实验系统上进行硬件测试，验证 本项设计的功能。8 四． 参考程序8 1． 二选一8 2 ． 四选一8 五． 提高内容9 1． 如要设计一个8 选1 的选择器，如何修改程序。9 六． 实验报告：9 1．根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、 硬件测试和实验过程；9 2 ． 程序源代码、程序分析报告、仿真波形图及其分析报告。9 3 ． 写出提高内容和参考程序不同的部分。9 实验二 用VHDL 语言设计4 位全加器 10 一． 实验目的 10 2 1．熟悉ispLEVER 的ispLSI1032E 芯片的引脚锁定以及硬件下载测试全过程。 10 2 ． 掌握利用VHDL 设计全加器的基本方法。 10 3 ．熟悉利用EWB （Electronics Workbench ）软件的logic converter 化简表达式。 10 二． 实验原理 10 1． 半加器真值表 10 2 ． 利用EWB 软件设计一个半加器。 10 3 ． 利用RTL 描述方法，编写半加器的源代码。 11 三． 实验内容 11 1． 首先列出半加器的真值表，利用Multisim 根据真值表化简。 11 2 ．利用ispLEVER 的文本编辑输入