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数字逻辑与数字系统课程设计 ----八位数字频率计  一，设计任务与要求 实验说明 实验要求 二，总体框图 1， 结构的总体框图 2， 框图的说明 3， 设计思路 4， 方案设计 三，功能模块及说明 1， 模8计数器的模块 2， 模10计数器的模块 3， 模32计数器的模块 4， 8选1四位数据选择器的模块 5， 七段显示译码器的模块 6， 存储器的模块 四，总体设计结构图 1， 总体原理 五，总结，心得体会 六，感谢语 八位数字频率计 设计任务与要求 1．实验说明:采用一个标准的基准时钟，在单位时间（1s）里对被侧信号的脉冲数进行计 数，即为信号的频率。 2．实验要求: 设计一个8位数字频率计：可以测量从1Hz到99 999 999Hz的信号频率并 将被测信号的频率在8个数码管上显示出来。  总体框图 1，结构的总体框图 （电路的总体框图） 2， 框图的说明 （1）说明:此电路由六部分组成 （2）它们分别是8个模10计数器，模8计数器，模32计数器，寄存器，八选一四位数据选择器，七段显示译码器 1 8个模10计数器是计数模块，它的输入端接待测频率。 2 模8计数器控制模块，它的输出端分别接八选一的地址端和8的数码显示管的选择端。 3 模32计数器是一个计时模块，它的输入端口接一个32Hz的频率，控制一秒的时间。 4 寄存器起到寄存作用，在一秒时将计数模块的结果寄存起来。 5 八选一将8个模10的芯片分别与8个数码显示管一一对应 6 七段显示译码器决定了数码管的显示方式。 3，设计思路 测频率就是测一秒内待测信号通过的脉冲数，既然这样，就必须有一个计时模块来控制 一秒钟，所以可以设计一个模32的计数器其输入接32Hz的频率，输出端口co每32个脉冲 输出1，因此co为一秒后由0变为1。然后八位数码显示管都要可以从0显示到9，因此要 把八个模10的计数器串联在一起并且与八个显示管建立关联，用模8计数器和八选一两个芯 片来实现这个功能，把模8的输出三个端口一方面作为八选一的地址端输入，另一方面连接 到8个数码显示管的选择端上。既然用到了数码显示管就要考虑它的接法，因此还需要一个 七段显示译码器来实现。为了减小误差还要给模10计数器和模32计数器加一个清零端，手 动清零时同步清零，清零端无效是开始计数。 4，方案设计 为了防止数码管上显示的数出现累加，让它停在一秒上，还要可以多次测量不同频率而 不用每次都下载，所以要设计几种不同的方案。 方案一：方案二： 功能模块及说明 模8计数器的模块 波形图 （2）代码 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY m8 IS PORT(clk:IN STD_LOGIC; s0,s1,s2:OUT STD_LOGIC); END m8; ARCHITECTURE m8x OF m8 IS Signal qx: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF(clkevent and clk=1) THEN IF(qx=111) THEN qx=000; ELSE qx=qx+1; END IF; END IF; END PROCESS; s2=qx(2);s1=qx(1);s0=qx(0); END m8x; （3）功能说明 该芯片有一个输入端口clk输入时钟信号，接一个高频信号。有三个输出信号分别为 s0,s1,s2。 （4）芯片图  模10计数器的模块 （1）波形图 （2）代码 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY m10 IS PORT(clk,rd:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC); END m10; ARCHITECTURE m10x OF m10 IS SIGNAL qx:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCES