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数字逻辑电路课程设计 —— 多功能数字钟 目 录 实验目的················································2 实验要求················································2 试验任务及要求··········································2 顶层图及相应模块········································3 课程设计总结············································12 实验目的： 学会应用数字系统设计方法进行电路设计； 进一步提高MAX+plus II 10.0 BASELINE软件的开发应用能力； 培养学生书写综合实验报告的能力。 实验要求： 根据实验任务，选择最佳设计方案，综合运用MAX+plus II 10.0 BASELINE软件的各种设计方法设计出层次分明、结构清楚、电路优化、VHDL语言描述简洁的完整设计文件。通过仿真直至下载来验证设计的正确性。 实验任务及要求 能进行正常的时、分、秒计时功能 用M6M5做24小时计数器的显示器； 用M4M3做60分钟计数器的显示器； 用M2M1做60秒钟计数器的显示器。 能利用实验系统上的按键实现“校时”、“校分”功能 按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后再回00； 按下“SB”键时，计时器迅速递增，并按60分钟循环，计满59分钟后再回00；但不向高位进位。 按下“SC” 键后，秒清零。要求按下“SA”和“SB”均不会产生数字跳变（“SA”、“SB”按键是有抖动的，必须地“SA”、“SB”进行消抖处理, 消抖电路用D触发器构成。 原理：一个触发器CP(64HZ)内，屏蔽所有的抖动脉冲）。 计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成（可以参考教材P341，例8.2.1 多功能电子钟的设计）。10进制计数器需自己设计（用VHDL语言，与所做实验74160计数器相同），不能调用系统库。 其他如分频电路、提供报时控制信号、闹时电路等模块用VHDL语言实现。 能利用实验板上的扬声器作整点报时 当计时到达59’50”、 52”、54”、55”、 56”、 58”、鸣叫，鸣叫声频可定为500HZ； 到达00分00秒时为最后一声整点报时。整点报时的频率可定为1KHZ。报时信号从ISP1032的PIN68输出，PIN68与扬声器的输入电路相连，激励扬声器； 闹时 闹时的最小时间间隔为十分钟。 闹时长度为一分钟。 闹时声响可以是单频。 闹时时声响也可以是双频交替的警笛声。 使用MAX+plus II 10.0 BASELINE软件设计符合上述功能的多功能数字钟，并用层次化设计方法设计该电路。 报时功能。闹时功能用功能仿真的方法验证，可通过观察有关波形确认电路设计是否正确。 7. 使用设计思路----层次化的思想: 计时（间）模块、时间校对模块、报时模块、分频模块、动态显示模块 8. 完成全部电路设计后在EP1KTC144-3 实验系统上下载，验证设计的正确性。 四. 顶层图及相关模块说明： 1. 顶层图 2．各模块说明： （1）进制模块： 十进制源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ls160 is port( data:in std_logic_vector(3 downto 0); clk,ld,p,t,clr:in std_logic; a,b,c,d,tc: out std_logic); end ls160; architecture behavior of ls160 is signal count : std_logic_vector(3 downto 0); begin tc=1 when(count=1001 and p=1 and t=1 and ld=1 and clr=1)else0 ; cale: process(clk,clr,p,t,ld) begin if(rising_edge(clk))then if(clr=1)then if(ld=1)then