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中科大通信与电子系统综合实验报告
通信与电子系统综合实验
设计一 实现FPGA对CPLD外设的全部利用
实验要求
编写CPLD()程序控制其外设(LED,数码管,输入开关等)。2）编写CPLD与FPGA(XC2V2000)的接口电路,实现FPGA与CPLD外设的直接对应关系。3）编写FPGA程序测试CPLD的外设。
实验说明和分析
1. 硬件分析
本次实验涉及的硬件包括：4个脉冲触发开关；8个拨码开关；8个7段数码管；32个LED发光二级管；以及如图1所示的相连接的CPLD和FPGA芯片。
图 1 硬件连接关系图
2. 实验要求分析
要求通过FPGA对CPLD外设进行全部控制，我们看到如果不进行编码我们需要4+8+32+16=60根连接线，而实际只有23条，后来我就考虑4位脉冲信号和8位拨码信号直接传输，32位LED灯只需要5位信号就可以实现全控制了，对数码管控制信号只需要3位片选信号和4位信号控制信号，这样一共需要4+8+5+7=24根内部连接，依然多了一根。这个时候，我们就可以考虑到串并和并串转换了，对于8位LED发光二级管我们只需要4位就可以了，三位表示二极管的位数，1位表示二极管的状态。这样我们一共只需要4+4+5+7=20根内部连接，小于23根，可以满足实验需求。图2为FPGA控制CPLD外设的结构示意图。
图 2 FPGA控制CPLD外设连接结构示意图
设计方案
1. CPLD程序设计
4路脉冲信号按硬件连接接收进来不做变换直接传给FPGA，8路拨码开关信号按硬件连接接入进来进行并串转换，变成4位串行信号，前三位表示拨码开关的位选，最后一位表示开关的状态，程序实现如下：
process(counter) //counter为计数信号，每计到16从0开始循环一次
begin
case counter is
when 00000 = dip_out(0) = dip(0);dip_out(3 downto 1) = 000;
when 00010 = dip_out(0) = dip(1);dip_out(3 downto 1) = 001;
when 00100 = dip_out(0) = dip(2);dip_out(3 downto 1) = 010;
when 00110 = dip_out(0) = dip(3);dip_out(3 downto 1) = 011;
when 01000 = dip_out(0) = dip(4);dip_out(3 downto 1) = 100;
when 01010 = dip_out(0) = dip(5);dip_out(3 downto 1) = 101;
when 01100 = dip_out(0) = dip(6);dip_out(3 downto 1) = 110;
when 01110 = dip_out(0) = dip(7);dip_out(3 downto 1) = 111;
when others = dip_out(0) = dip(7);
end case; //dip_out为4为并串转换后的信号
LED发光二极管控制：通过32路选择器实现5位来自FPGA的对发光二极管的控制信号对外设的发光二极管译码控制，其中 0 为灭，1 为亮；每次亮 5 位二进制数据对应序号的一个发光二极管。实现程序如下：
case lednum_con is
when 00000 = lednum = 00000000000000000000000000000001 ;
when 00001 = lednum = 00000000000000000000000000000010 ;
when 00010 = lednum = 00000000000000000000000000000100 ;
… …
when 11101 = lednum = 00100000000000000000000000000000 ;
when 11110 = lednum = 01000000000000000000000000000000 ;
when others = lednum = 10000000000000000000000000000000 ;
end case;
数码管的控制：7位来自FPGA的信号实现对数码管的控制，其中三位实现数码管的位选，4位实现对数码管进行译码显示。实现程序如下：
case chipch_con is
when 000 = chipch =;
when 001 = chipch =;
… …
when 110 = chipch =;
when others =
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