CMOS全加器课程的设计.docVIP

CMOS全加器 课程设计报告 姓名： 学号： 班级： 一、电路逻辑功能分析 A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：S=A⊕B⊕Ci Co=ACi+BCi+AB=(A⊕B)Ci+AB 全加器真值表： A B Ci S Co A B Ci S Co 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 1 1 1 0 二、电路结构的设计 该电路传输门1与反相器构成异或门，传输门2与反相器构成同或门，其输出分别为A⊕B、。同或门与异或门的关系为：只要将异或门的输出端反相，如A变成，那么异或门就变成了同或门，反之亦然。该电路实现全加器的原理为： 因为 S= A⊕B⊕Ci=( A⊕B)+（）Ci 当=0，A⊕B=1时，S= 当=1，A⊕B=0时，S= Ci 因此，求和只需用一个2选1数据选择器，用A⊕B和作为控制信号，用Ci与作为输入信号即可。 图中传输门3和4组成2选1数据选择器。 进位信号：Co=( A⊕B) Ci+AB 当A⊕B=0，则A=B=1 Co=1=A=B ， A=B=0 Co=0=A=B，即Co选择A或B。 当A⊕B=1，则AB，Co=Ci，即Co选择Ci。 因此，同样用一个2选1电路，用A⊕B和作为控制信号，Co在A和Ci选择。图中传输门5和6构成2选1电路，完成进位信号输出功能。输出端反相器一方面可以增加驱动能力，另一方面可以完成反相还原极性，因为数据选择器输入信号是和。 三、全加器线路图: 四、全加器网表: fulladder.sp文件: * SPICE netlist written by S-Edit Win32 2.06 * Written on Jun 12, 2011 at 23:16:01 * Waveform probing commands .probe .options probefilename=Module0.dat + probesdbfile=H:\fulladder\fulladder.sdb + probetopmodule=Module0 .include H:\fulladder\ml2_125.md VPower Vdd Gnd 5 va A Gnd PULSE (0 5 50n 5n 5n 50n 100n) vb B Gnd BIT ({0011} lt= 50n ht= 50n on=5 off=0 rt=5n ft=5n) vci Ci Gnd PWL (0ns 0V 200ns 0V 205ns 5V 400ns 5V) .tran 1n 400n .print tran v(A) v(B) v(Ci) v(S) v(Co) * Main circuit: Module0 M1 N13 A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M2 N14 N12 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M3 N10 N13 B Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M4 N12 A B Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M5 N6 Ci Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M6 N2 N1 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M7 Co N5 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M8 N12 B A Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u