组成原理课程的设计的报告4PPM码解码器的设计与实现.docVIP

目 录 第1章 总体设计方案 1 1.1 设计原理 1 1.2 设计思路 1 1.3 设计环境 1 第2章 详细设计方案 3 2.1 总体方案的设计与实现 3 2.1.1总体方案的逻辑图 3 2.1.2器件的选择与引脚锁定 3 2.2 功能模块的设计与实现 4 2.2.1 移位寄存器模块的设计与实现 4 2.2.2 计数器模块的设计与实现 6 2.2.3 4-2编码电路模块的设计与实现 8 2.2.4 并串转换模块的设计与实现 10 2.3 仿真调试 12 第3章 编程下载与硬件测试 14 3.1 编程下载 14 3.2 硬件测试及结果分析 14 参考文献 15 附 录 16 第1章 总体设计方案 1.1 设计原理 4PPM码（0001 0010 0100 1000）经过解码后变成二进制数字序列（11 10 01 00）。用移位寄存器来实现4PPM码串行输入，用相应的逻辑门电路实现4-2编码器，以及用改进的移位寄存器二进制序列串行输出，同时加上相应的时钟控制，通过这四部分组成4PPM码解码器，实现4PPM码到二进制序列的解码。 1.2 设计思路 4ppm码解码器的设计主要包含如下4个部分： ①移位寄存器； ②计数器； ③4-2编码器； ④串行输入并行输出转换器。 在4个部分中分别设计实现相应功能的器件，包括逻辑门、D触发器、时钟信号等。在连接具体电路时配合相应脉冲和门电路以达到预期效果。4ppm码解码器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成4ppm.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。 设计环境 （1）EDA环境 ?Xilinx foundation f3.1设计软件 Xilinx Foundation F3．1是Xilinx公司主要的可编程器件开发工具，它可用来开发Xilinx公司的Spar－tan，Virtex，XC3000，XC4000， XC5200系列的FPGA芯片和XC9500系列的CPLD芯片。该平台功能强大，主要用于百万逻辑门级的设计和1Gb／s的高速通信内核的设计。利用该系统可完成从设计构想到比特流下载的全部过程。该平台以工程管理器为主界面，同时集成了Xilinx公司以及其他公司的一些优秀软件。 2章 详细设计方案 2.1 总体方案的设计与实现 顶层方案图是实现4PPM码解码功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入和输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。 2.1.1总体方案的逻辑图 顶层图形文件的设计实体主要由一个移位寄存器串行输入端，一个数据清零端CLR和一个脉冲控制端CLK，一个二进制序列串行输出端组装而成的一个完整的设计实体。编码过程中采用并行解码，输出时又通过转换器转换成串行输出。4PPM码解码器的设计采用自顶向下的设计思路和自底向上的实现思想。4PPM码解码器作为顶层模块，可利用Xilinx foundation f3.1中的器件来实现，顶层图形文件结构如图2.1所示： 图2.1 PPM码解码器整体设计框图 2.1.2器件的选择与引脚锁定 如图2.1所示的电路图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。 表2.1 信号和芯片引脚对应关系 元件符号中的输入/输出信号 XCV200芯片引脚 CLK P213 CLR P94 IN P95 OUT P147 图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。 2.2 功能模块的设计与实现 4PPM码解码器的整体设计包含移位寄存器模块、计数器模块、4-2编码电路模块、以及并串转换模块，设计时这四个模块用逻辑门电路以及触发器实现。 2.2.1 移位寄存器模块的设计与实现 2.2.1.1 功能描述 移位寄存器要实现功能是在每个时钟上升沿到达的时候将串行输入的二进制数读入到D触发器中，并实现移位寄存，最后实现并行输出。 2.2.1.2 电路图 使用串联的4个D触发器实现，在每个时钟信号的上升沿到达时D触发器读入数据，并将原有数据向后一个D触发器移位寄存，最后串行输出，以备后面的计数器采集读入的数据。具体设计原理图如图2.2所示： 图2.2 移位寄存器模块 2.2.1.3 功能仿真 根据电路原理，设置了仿真实验数据如表2.3所示，若电路设计符合要求，则应得到表中所示的输出结果。 表2.3 仿真输入信号及理想的输出结果 输入信号 输出信号