电子线路CAD课程设计论文抢答器.docVIP

电子线路 CAD 课程设计论文 抢答器（verilog+Ise） 学号：U200713959 院系：控制科学与工程系 专业班级：自动化0707班 姓名：王志伟 概述 在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。 通过抢答者的指示灯显示、数码显示和警示显示等手段指示出第一抢答者。 一般抢答器由单片机以及外围电路组成，分为八路十路等不同，八路和十路的差别是，抢答器背面的 接口有几组，和外形没有关系。6组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 抢答器具有第一信号鉴别与锁存功能，除第一个抢答者外，其余不起作用。 设置一个主持人“复位”按钮。 主持人复位后，开始抢答，第一信号鉴别与锁存电路得到信号后，有指示器显示抢答组别，扬声器发出2~3秒的音响。 设置一个记分电路，每组开始预置100 分，由主持人记分，答对一次加10分，答错一次减10分。 其它创新功能。 测试工具平台 编写语言：Verilog 编译调试工具：Xilinx ISE 9.2i 运行板子：Xilinx Basys_1.1 实现功能 基本功能 抢答器可以容纳6组参赛的数字式抢答器，每组都设置由一个抢答按钮，供参赛者抢答。 抢答器具有第一信号鉴别与锁存功能，除第一个抢答者外，其余不起作用。 设置一个主持人“复位”按钮，每次抢答之后按此按钮之后才能进行下一轮抢答。 主持人复位后，开始抢答，第一信号鉴别与锁存电路得到信号后，有指示器显示抢答组别，扬声器发出2~3秒的音响。 设置一个记分电路，由主持人记分，答对一次加1分，答错一次减1分。 创新功能 初始分数可以在每次抢答比赛开始前进行设置，由于考虑到现实的方便性，设置范围为1至9分 当某位参赛人员的积分减少至为0分时，则该人员被彻底淘汰，在下一轮抢答中抢答按钮无效。 在每次才赛人员抢答完之后，由主持人或相关人员通过两个按钮来判断答题是否正确，以确定其加分还是减分，程序会检测该按钮并且不允许进行第二次被按下，以免造成分数的计数错误。 当时间到最后3秒是会发出滴滴滴的提示音，在参赛人员按下抢答按钮也会发出长1s的提示音。 程序设置了一个抢答器的倒计时，每轮抢答为10s倒计时，并且时间倒计为0之后发出提示音，强大之后，时间重新复位，便于下一轮计时。 在支持人判断抢答者答题正误之前或之后，可以通过两个按钮切换当前状态，从而可以查看所有选手的积分。 使用的状态机思想，设置了8种状态： 状态 意义 数码管显示 0 设置初始分数 当前状态和设置的初试分数 1~6 当前抢答过程被相应编号的选手抢答到 当前状态和该选手的目前分数 7 正在抢答中 数码管显示当前状态和正在倒计的时间 设计思路 总体电路 Display原理图 总原理图 该电路是在Ise中将所写的各个模块用导线连接之后的效果，从这个图可以很清晰的看到程序的结构和思路。 详细设计 在对问题进行分析之后将该程序分成一下模块，如表所示： 模块名 作用和意义 Restart 抢答器的重新开始信号的输入，用以改变当前的状态至0，在该模式下进行初始分数设置，即进行新一轮抢答。 Mode_latch_change 每当强大之后，所存当前状态，并在此基础上通过按键调整状态，然后通过display模块显示，由此可以查看各个选手的当前积分。 Set_score 在0状态时，利用两个按钮设置初始分数，提供加数设置和减数设置。 Time_count 每次支持人按下reset按钮进行新一轮抢答时，该模块立即启动，开始倒计时10s，并通过display显示，同时发出时间到最后3s和时间完的信号，以便控制提示音。 Score_count 主持人通过两个按键对抢答者回答对错进行判断，同时改变其积分。 Display 将需要数码管输出显示的信号输入，通过当前状态来判断输出那路信号。 BcdToSeg 将display模块中被选择的4位bcd码转化成数码管相应的8位信号 Seg_driver 数码管的选通信号，利用时钟循环扫描。 Sound_alarm 将Time_count中的信号输入，和1000hz信号取并，得到输出到喇叭，得到相应的提示音。 Control 控制模块，采集6位选手的按键情况，由此得到当前的状态，作为其他模块的状态参照，同时发出相应的一些控制信号。 模块仿真 restart模块仿真 波形如下： 分析：可以看到，cp1024hz的时钟每个上升沿检测start_clk信号下降沿，并且在其每个下降沿对start信号翻转，而抢答器在start=0是表示设置初始分数，start=1是表示抢答正常进行，所以利用start_clk可以控制抢答器重新开始。 Mode_latch_change模块仿真 波形如下： 分析：可以看出，该模块在st