电子设计自动化EDA技术实验四报告模板-进制计数器设计.docVIP

南京工程学院 自动化学院 实 验 报 告 课程名称 电子设计自动化EDA技术 实验项目名称 10进制计数器设计 实验学生班级 实验学生姓名 同组学生姓名 实验时间 实验地点 实验成绩评定 指导教师签字 年 月 日 本实验类型： □演示性 □验证性 ■设计性 □论证性 一、实验目的和要求 二、实验主要仪器和设备 三、实验原理 四、实验方案设计、实验方法 五、实验步骤 六、实验结果分析 七、实验结论 八、思考题 注：①1-4项内容为实验预习内容，学生须在进实验室之前完成。 ②实验结果须有指导教师签字。 一、实验目的和要求 复习计数器的原理，掌握计数器的设计实现方法，设计实现数字系统设计中常用的10进制计数器，逐步学会熟练运用MAX+PLUSⅡ或Quartus II软件，熟悉EDA的VHDL程序设计方法、学会使用信号升沿、降沿、VHDL的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，步掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。 二、实验主要仪器和设备 计算机及操作系统 MAX+Plus II或Quartus II软件 编程电缆（可选） 三、实验原理 真值表 10进制计数器的真值表如下： 计数开始，计数器从计数初值开始做加计数或减计数。加计数时，计数到‘9’后，再来一个计数脉冲，计数器从‘0’开始。重新启动加计数；减计数时，计数到‘0’后，再来一个计数脉冲，计数器从‘10’开始，重新启动减计数。 管脚 10进制计数器的管脚如图： 其中D表示输入初始计数值，Sta为计数开始，Q表示当前计数值；LD表示预制计数值，LD为“0”，初始计数值打入器件；UD表示计数方向，UD为‘0’，计数器加计数，UD为‘1’，计数器减计数；C表示器件工作态，C为‘0’，表示计数器正在计数；C为‘1’，表示计数器计数结束；CP为计数脉冲。 四、实验方案设计、实验方法 实验方案 10进制计数器的VHDL描述有多种方法，设计过程中可以采用计数脉冲CP作为敏感量，CP的每个上升沿，计数值Q加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case…when、with…select、if…then以及加减运算等多种结构实现。也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现。 本实验中根据真值表用if-then结构实现10进制计数器 实验方法 首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。 五、实验步骤 设计输入 利用FILE\New菜单输入VHDL源程序，创建源文件 设计项目的创建 原文件存储 利用FILE\Project\Set Project… 设计编译 …. 器件选择及管脚分配 ….. 设计仿真 ….. 时序分析 ….. 编程下载（可选） 六、实验结果与分析 VHDL源程序清单 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter IS PORT(D : IN STD_LOGIC_VECTOR(3 DOWNTO 0); UD : IN STD_LOGIC; LD : IN STD_LOGIC; CP : IN STD_LOGIC; STA: IN STD_LOGIC; C : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END counter; ARCHITECTURE sample OF counter IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P1:PROCESS(CP,STA,LD,UD) BEGIN if LD=0 then TMP=D; elsif CPEVENT AND CP=0 then if STA=0 then