第3章 智力抢答器的设计和分析.pptVIP

第3章 智力抢答器的设计与分析 3.1 系统设计要求 3.2 系统设计方案 3.3 主要VHDL源程序 3.4 系统仿真/硬件验证 3.5 设计技巧分析 3.6 系统扩展思路 3.1 系统设计要求 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩计录等多种功能。本设计的具体要求是： (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 (2) 电路具有第一抢答信号的鉴别和锁存功能。 (3) 设置计分电路。 (4) 设置犯规电路。 3.2 系统设计方案 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。 根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图3.1所示。 3.3 主要VHDL源程序 3.3.1 抢答输入选择模块的VHDL源程序 --inuptsel.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY inuptsel IS PORT(clk: IN STD_LOGIC; sel: IN STD_LOGIC; clr,A,B: OUT STD_LOGIC; LDN,EN,TA,TB: OUT STD_LOGIC; RST,ADD: OUT STD_LOGIC; clk_halfHz: OUT STD_LOGIC; selO: OUT STD_LOGIC; KEY1,KEY2,KEY3,KEY4: IN STD_LOGIC; KEY5,KEY6: IN STD_LOGIC); END ENTITY inuptsel; ARCHITECTURE ART OF inuptsel IS SIGNAL TEMP1,TEMP2,TEMP3:STD_LOGIC; BEGIN clk_halfHz=clk; PROCESS(sel) BEGIN IF sel=0 THEN clr=KEY1;A=KEY2;B=KEY3; RST=KEY4;ADD=KEY5;TEMP3=KEY6; selO=0; ELSE LDN=KEY1;EN=KEY2;TA=KEY3; TB=KEY4;TEMP1=KEY5;TEMP2=KEY6; selO=1; END IF; END PROCESS; END ARCHITECTURE ART; 3.3.1 抢答鉴别电路QDJB的VHDL源程序 --QDJB.VHD USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS PORT(CLR:IN STD_LOGIC; A,B:IN STD_LOGIC; --抢答按键输入信号 STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));--状态输出信号 END ENTITY QDJB; ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001; CONSTANT W2: STD_LOGIC_VECTOR:=0010; signal nor4:STD_LOGIC; signal or4:STD_LOGIC; signal register1: