电子技术课程设计第3章.pptVIP

3 VHDL设计初步 3.1 VHDL程序结构 库、程序包 实体 结构体 配置 一般VHDL程序必须包括实体和结构体。 例3.1.1 用VHDL描述与非逻辑 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY gate1 IS PORT ( a, b : IN std_logic; y : OUT std_logic ); END gate1 ; ARCHITECTURE one OF gate1 IS BEGIN y =not (a and b) ; END one ; 一、实体 ENTITY 端口说明语句格式： PORT(端口名表：端口模式 数据类型； …… 端口名表：端口模式 数据类型)； 三、 库 LIBRARY 四、 配置 3.2 VHDL语言要素及规则 【例3.2.1】信号赋值 ENTITY or_1 IS PORT ( a,b,c : IN bit ; x,y : OUT bit ) ; END or_1; ARCHITECTURE bhv OF or_1 IS SIGNAL d : bit ; BEGIN PROCESS (a,b,c,d) BEGIN d =a ; x = c OR d ; d = b ; y = c OR d ; END PROCESS ; END ; 3.5 组合逻辑电路的设计范例 【例10-18】 ENTITY mux IS PORT ( a,b,c : IN BIT ; p1,p2 : IN BIT ; z : OUT BIT ); END; ARCHITECTURE behv OF mux IS BEGIN z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; END; ??? ?? ???? ?? ?? 二. 条件信号赋值语句 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式 ； ??? ?? ???? ?? ?? 三. 选择信号赋值语句 WITH 选择表达式 SELECT 赋值目标信号 = 表达式 WHEN 选择值 表达式 WHEN 选择值 ... 表达式 WHEN 选择值； 【例】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder IS PORT ( a， b， c : IN STD_LOGIC; data1，data2 : IN STD_LOGIC; dataout : OUT STD_LOGIC ); END decoder; ARCHITECTURE concunt OF decoder IS SIGNAL instruction : STD_LOGIC_VECTOR(2 DOWNTO 0) ； BEGIN instruction = c b a ; WITH instruction SELECT dataout = data1 AND data2 WHEN 000 ， data1 OR data2 WHEN 001 ， data1 NAND data2 WHEN 010 ， data1 NOR data2 WHEN 011 ， data1 XOR data2 WHEN 100 ， data1 XNOR data2 WHEN 101 ， Z WHEN OTHERS ; END concunt ; 进程语句格式 3.3.2 进程语句 [进程标号: ] PROCESS [ ( 敏感信号参数表 ) ] [IS] [进程说明部分] BEGIN 顺序描述语句 END PROCESS [进