基于与非门与D触发器的32位加法器的FPGA设计.docx

基于与非门和D触发器的32位加法器组员：杨吕鹏张光银邓文俊指导老师：周鹰【摘要】这次的课程设计的任务是设计一个输入范围为-（230-1）~（230-1）的加法器。利用拨码开关输入二进制补码，再将二进制补码转化为串行信号，经过一位全加器后得到计算结果，再将计算结果转化为并行信号输出，并利用LED灯显示计算结果的二进制补码。本次设计通过开关的闭合和断开来代表电平的高低，继而代表代表1和0来输入所要计算的十进制数的补码。将并行输入转化为串行输出的模块和将串行输入转化为并行输出的模块是由与非门和D触发器构成的移位寄存器。但是，这样并不能保证输出的稳定，所以我们在串入并出的移位寄存器的每个输出后面各加了一个D触发器，只有当32位补码全部并出时，D触发器才会触发，将结果显示，其余时候D触发器将保持上一个输出结果。这样就能确保计算结果的稳定显示。而控制并入串出信号的加载和最后结果稳定显示的控制电路是由与非门和D触发器构成的模32计数器，每次计32个时钟上升沿时便会产生一个上升沿。用来控制移位寄存器移位动作和计数器的时钟信号，是由NE555电路产生的1KHz的脉冲信号。【关键词】32位加法器：移位寄存器；计数器；NE555一、设计目的与要求1、设计目的1）掌握计数器、移位寄存器的电路设计与工作原理。2）学会分析各模块之间的时延关系，并调节各个模块之间的时延关系。3）掌握信号并入串出和串入并出的工作原理。4）了解时钟信号的产生。2、设计要求设计一个输入范围为-（230-1）~（230-1）的加法器。具体要求如下：1）只能使用与非门和D触发器。2）用两组拨码开关分别输入两个加数的二进制补码。3）用二极管稳定显示计算结果的二进制补码。4）利用Multisim设计仿真。二、设计思路我们将加法器可以分为3级：第一级是并入串出模块；第二级是加法运算模块（一位全加器）；第三级是串入并出模块。第一级模块负责将拨码快关的并行输入转化为串行输出，作为第二级输入，输入到第二级加法运算模块，得到一个串行输出的计算结果，将该结果作为第三级输入，再由第三级模块转化为并行输出，最后由LED显示。并且，三个模块由同一个时钟信号（1KHz脉冲信号）进行控制。32进制计数器用来控制并入串出模块并行信号的加载和串入并出模块并行信号的稳定输出，具体就是当计数器计满32个时钟周期时，并入串出模块加载信号，同时串入并出模块输出信号。根据思路，我们设计了模块电路，如图2-1所示图2-1 加法器整体架构虽然题目要求的输入范围为-（230-1）~（230-1），只需输入31位二进制位即可，但是考虑到最后的计算结果可能会出现32位二进制位（产生进位），为了对进位处理方便，同时也为了加载并行信号和输出并行信号的同步，我们也将输入扩展为32位，其中第31位和第32位同时为00或11，可以用一个拨码开关同时控制。三、单元模块的设计1、脉冲发生器设计一开始我们想使用晶振电路来产生时钟脉冲，但是经过仿真之后发现晶振电路产生的脉冲频率过高，无法产生我们所需的1KHz的脉冲信号。经过查找资料，我们决定使用LM555CN来产生1KHZ的脉冲信号。仿真电路如图3-1所示。图3-1 脉冲发生器电路该电路产生的时钟周期与R65、C1有关，时钟周期的计算公式为：占空比为50%。我们选用760Ω的电阻和1uF的电容，产生约1KHz的时钟信号。电路稳定之后产生的波形图如图3-2所示。图3-2时钟信号波形图从图3-2的波形图中可以看出，产生的时钟信号的周期约为1ms，满足我们的要求。所以我们最后采用了这种时钟信号发生电路。2、32进制计数器设计我们希望能够产生一个控制信号使输出部分的锁存器恰好能把移位寄存器的数据存起来，由此我们需要一个计数器，让它在计数第32次产生这个信号。因为是同步电路，所以计数器也需要用同步计数器，我们采用的是带串行使能逻辑的同步五位二进制计数器。电路参考教材逻辑图，如图3-3所示。图3-3 带有串行使能逻辑的同步4位二进制计数器而T触发器可以由D触发器和异或门构成，如图3—4所示。图3-4由D触发器实现T触发器逻辑图异或门由式子A⊕B＝A’B*AB’=[(A’B)’*(AB’)’]’决定。总的电路图如图3-5所示：图3-5带串行功能的同步5位二进制计数器而要实现32进制计数器，只需把五位输出与起来，当五个D触发器输出为11111时，计数器才会输出1，即可得到需要的控制信号。一开始我们采用的如图图3-6所示电路，图3-6计数器输出部分电路按这种结构，第五位D触发器的输出所经过的与非门个数少，用示波器测试，出现了静态冒险，如图3-7中所示。该冒险会使得控制信号不准确，需要消除。图3-7 计数器中的静态冒险为此我们在第五个信号的路径上加上了四个与非门后（因为前面四个信号在最后与起来时也只经