基于FPGA的数时钟设计.docxVIP

目　　录1　　引言11.1　FPGA简介11.1.1　FPGA概述11.1.2　FPGA开发编程原理11.2　QuartusⅡ设计平台22　　数字时钟的总体设计方案42.1　软件设计方案42.2　硬件设计方案43　　底层文件的设计与仿真53.1　时间计数器的设计与仿真53.1.1　60进制计数器53.1.2　24进制计数器63.1.3　7进制计数器63.2　扫描显示控制模块的设计与仿真73.3　报时模块的设计与仿真73.4　段码译码模块的设计与仿真83.5　位扫描模块的设计与仿真93.6　分频模块的设计与仿真94　　顶层文件的设计105　　硬件制作125.1　元件准备125.1.1　E-PLAY-SOPC适配器125.1.2　4位LED数码管5461AH125.1.3　驱动器74Ls240125.2　硬件制作135.3　程序调试145.4　结果分析155.5　功能扩展156　　结束语16参考文献17致　　谢18附　　录191　　引言随着电子技术的发展，电子电路的设计越来越来复杂，为了提高开发效率，缩短开发时间，可编程逻辑器件逐渐被开发与应用，随之，VHDL语言成为通用的硬件描述语言。数字时钟是采用数字电路实现对小时、分钟、秒以数字显示的计时装置，广泛应用于个人家庭，办公室，车站等场所，成为生活中最常见的计时工具。由于数字集成电路和石英振荡器的广泛应用，数字时钟的精度远远大于老式钟表，钟表的数字化给人们的日常生活提供了极大的方便，并且扩展了时钟原有的报时功能，如：校时自动打铃，自动开关路灯，定时广播，通断动力设备等，以上功能的实现都是以钟表的数字化为基础的。因此，研究数字时钟及扩展其应用有着非常重大的现实意义。1.1　FPGA简介1.1.1　FPGA概述FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称，与之相应的CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，有时可以忽略这两者的区别，统称为可编程逻辑器件或CPLD/FPGA。CPLD/FPGA几乎能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用CPLD/FPGA的在线修改功能，随时修改设计而不必改动硬件电路。使用CPLD/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。这些优点使得CPLD/FPGA技术在20世纪90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言VHDL的进步。1.1.2　FPGA开发编程原理硬件设计需要根据各种性能指标、成本、开发周期等因素，确定最佳的实现方案，画出系统框图，选择芯片，设计PCB并最终形成样机。CPLD/FPGA软件设计可分为两大块：编程语言和编程工具。编程语言主要有VHDL和Verilog两种硬件描述语言；编程工具主要是两大厂家Altera和Xilinx的集成综合EDA软件QuartusII以及第三方工具。具体的设计输入方式有以下几种：1.HDL语言方式。HDL既可以描述底层设计，也可以描述顶层的设计，但它不容易做到较高的工作速度和芯片利用率。用这种方式描述的项目最后所能达到的性能与设计人员的水平、经验以及综合软件有很大的关系。2.图形方式。可以分为电路原理图描述，状态机描述和波形描述3种形式。电路原理图方式描述比较直观和高效，对综合软件的要求不高。一般大都使用成熟的IP核和中小规模集成电路所搭成的现成电路，整体放到一片可编程逻辑器件的内部去，其硬件工作速度和芯片利用率很高，但是当项目很大时，该方法就显得有些繁琐。状态机描述主要用来设计基于状态机思想的时序电路。在图形的方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应的输入输出，最后生成HDL语言描述，送去综合软件综合到可编程逻辑器件的内部。由于状态机到HDL语言有一种标准的对应描述方式，所以这种输入方式最后所能达到的工作速度和芯片利用率主要取决于综合软件。波形描述方式是基于真值表的一种图形输入方式，直接描述输入与输出的波形关系。1.2　QuartusⅡ设计平台本设计所用软件主要是QuartusII，在此对它做一些介绍。QuartusII是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。QuartusII提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera公司的QuartusII开发工具人机界面友好、易于使用、性能优良，并自带