数字电子技术基础课后习题的答案第3章门电路.docVIP

数字电子技术基础第三章习题答案 3-1 如图3-63a~d所示4个TTL门电路，A、B端输入的波形如图e所示，试分别画出F1、F2、F3和F4的波形图。 略 3-2 电路如图3-64a所示，输入A、B的电压波形如图3-64b所示，试画出各个门电路输出端的电压波形。 略 3-3 在图3-7所示的正逻辑与门和图3-8所示的正逻辑或门电路中，若改用负逻辑，试列出它们的逻辑真值表，并说明F和A、B之间是什么逻辑关系。 答：（1）图3-7负逻辑真值表 F 0 0 0 0 1 1 1 0 1 1 1 1 F与A、B之间相当于正逻辑的“或”操作。 （2）图3-8负逻辑真值表 F 0 0 0 0 1 0 1 0 0 1 1 1 F与A、B之间相当于正逻辑的“与”操作。 3-4 试说明能否将与非门、或非门、异或门当做反相器使用？如果可以，各输入端应如何连接？ 答：三种门经过处理以后均可以实现反相器功能。(1)与非门: 将多余输入端接至高电平或与另一端并联；(2)或非门：将多余输入端接至低电平或与另一端并联；(3) 异或门：将另一个输入端接高电平。 3-5 为了实现图3-65所示的各TTL门电路输出端所示的逻辑关系，请合理地将多余的输入端进行处理。 答：a）多余输入端可以悬空，但建议接高电平或与另两个输入端的一端相连； b)多余输入端接低电平或与另两个输入端的一端相连； c) 未用与门的两个输入端至少一端接低电平，另一端可以悬空、接高电平或接低电平； d）未用或门的两个输入端悬空或都接高电平。 3-6 如要实现图3-66所示各TTL门电路输出端所示的逻辑关系，请分析电路输入端的连接是否正确？若不正确，请予以改正。 答：a）不正确。输入电阻过小，相当于接低电平，因此将提高到至少。 b) 不正确。第三脚VCC应该接低电平。 c）不正确。万用表一般内阻大于，从而使输出结果0。因此多余输入端应接低电平，万用表只能测量A或B的输入电压。 3-7 （修改原题，图中横向电阻改为6k(，纵向电阻改为3.5 k(,(=30改为(=80） 为了提高TTL与非门的带负载能力，可在其输出端接一个NPN晶体管，组成如图3-67所示的开关电路。当与非门输出高电平VOH=3.6V时，晶体管能为负载提供的最大电流是多少？ 答：如果输出高电平，则其输出电流为(3.6-0.7)/6=483uA，而与非门输出高电平时最大负载电流是400uA，因此最大电流。 3-8 如图3-68所示TTL与非门，其多发射晶体管的基极电阻R1=2.8kΩ，若在A输入端分别为5V、3.6V、0.6V、0.3V、0V的电压，试分析计算接到B输入端的电压表的读数是多少？输出电压vO是多少？ 答：（1）当输入5V时，表的电压读数为1.4V, vO=0V; （2）当输入3.6V时，表的电压读数为1.4V, vO =0V; （3）当输入0.6V时，表的电压读数为0.6V, vO =3.6V; （4）当输入0.3V时，表的电压读数为0.3V, vO =3.6V; （5）当输入0V时，表的电压读数为0V, vO =3.6V; 3-9 用双线示波器观测到某TTL与非门的输入信号v1和输出信号v0的波形如图3-69所示，试求此与非门的传输延迟时间tPHL、tPLH和平均传输延迟时间tPD。 答：tPHL=7ns，tPLH=10ns，tPD=8.5ns 3-10 为什么说TTL与非门的输入端悬空相当于接高电平？多余的输入端应如何处理？ 答：由于TTL与非门输入端负载特性决定，当输入端悬空时，输出将为低电平，因此相当于接入高电平。因此多余的输入端悬空，或接高电平。 3-11 有TTL与非门、或非门和三态门组成的电路如图3-70a所示，图b是各输入端的输入波形，试画出F1和F2的波形图。 答：（1）当E为高电平时，缓冲器（三态门）输出为高阻，对应与非门与或非门的输入相当于悬空，而TTL门悬空相当于输入高电平，因此。 （2）当E为低电平时，缓冲器（三态门）输入同输入，输出为0，因此。 3-12 （修改原题，a）图中的PNP管改为NPN管）试分析图3-71所示3个逻辑电路的逻辑功能，列出其值表，写出其逻辑函数表达式，指出它们能完成的逻辑功能。 答：（a）图真值表 A F 0 0 1 0 1 0 1 0 0 1 1 0 因此，，电路实现“或非”运算功能。 b）从图中可以看出，与分别通过三个发射结实现“与”运算，然后进行“或非”运算，简化真值表如下表所示： F 0 0 1 0 1 0 1 0 0 1 1 0 因此，，电路实现“与或非”运算功能。 （c）图真值表 F 0 0 0 0 1 1 1 0 1 1 1 0 因此，，电路实现“