原理图与宏功能模块设计课件.pptxVIP

第4章 原理图与宏功能模块设计Quartus II原理图设计 4.14.2 Quartus II的优化设置 4.3 Quartus II的时序分析 4.4宏功能模块设计基于Quartus II进行EDA设计开发的流程 4.1 Quartus II原理图设计1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘 元件输入对话框 3. 将设计项目设置成可调用的元件 将所需元件全部调入原理图编辑窗并连接好 4. 设计全加器顶层文件 连接好的全加器原理图f_adder.bdf 5. 将设计项目设置成工程和时序仿真 f_adder.bdf工程设置窗 5. 将设计项目设置成工程和时序仿真 加入本工程所有文件 5. 将设计项目设置成工程和时序仿真 全加器工程f_adder的仿真波形 4.2 Quartus II的优化设置 1. Setting设置 在Quartus II软件菜单栏中选择“Assignments”中的“Setting…”就可打开一个设置控制对话框。可以使用Setting对话框对工程、文件、参数等进行修改，还可设置编译器、仿真器、时序分析、功耗分析等等。 Settings对话框2. 分析与综合设置 Analysis Synthesis Settings项中包含有四个项目：VHDL InputVerilog HDL InputDefault ParametersSynthesis Netlist Optimization作为Quartus II的编译模块之一，Analysis Synthesis包括Quaruts II Integrated Synthesis集成综合器，完全支持VHDL和Verilog HDL语言，并提供控制综合过程的选项。支持Verilog-1995标准（IEEE标准1364-1995）和大多数Verilog-2001标准（IEEE1364-2001），还支持VHDL1987标准（IEEE标准1076-1987）和VHDL1993标准（IEEE标准1076-1993）。3. 优化布局布线 Setting对话框的Fitter Settings页指定控制时序驱动编译和编译速度的选择，如下图所示。 Fitter Settings选项页 more Fitter Settings选项页 在Compilation Report中查看适配结果 在Timing Closure Floorplan中查看适配结果 在Chip Editor中查看适配结果4.3 Quartus II的时序分析 全程编译前时序条件设置界面 “More Settings…”中的设置 时序分析结果 4.4 宏功能模块设计4.4.1 Megafunctions库4.4.2 Maxplus2库4.4.3 Primitives库4.4.1 Megafunctions库 Megafunction库是Altera提供的参数化模块库。从功能上看，可以把Megafunction库中的元器件分为：算术运算模块（arithmetic）逻辑门模块（gates）储存模块（storage）IO模块（I/O）算数运算模块库 lpm_mult 下面以参数化乘法器lpm_mult为例来说明如何在设计中使用宏功能模块。lpm_mult的基本参数已在下表中给出。 （1）调用lpm_mult（2）lpm_mult参数设置输入输出位宽设置乘法器类型设置（3）编译仿真8位有符号乘法器电路功能仿真波形8.1.2 逻辑门库 I/O模块库 I/O模块库 锁相环模块设计举例 参数化锁相环宏模块altpll以输入时钟信号作为参考信号实现锁相，从而输出若干个同步倍频或者分频的片内时钟信号。与直接来自片外的时钟相比，片内时钟可以减少时钟延迟，减小片外干扰，还可改善时钟的建立时间和保持时间，是系统稳定工作的保证。不同系列的芯片对锁相环的支持程度不同，但是基本的参数设置大致相同，下面便举例说明altpll的应用。（1）输入altpll宏功能模块选择芯片和设置参考时钟 锁相环控制信号设置 输入时钟设置 （2）编译和仿真锁相环电路功能仿真波形 存储模块库 存储器模块设计举例 ROM（Read Only Memory，只读存储器）是存储器的一种，利用FPGA可以实现ROM的功能，但其不是真正意义上的ROM，因为FPGA器件在掉电后，其内部的所有信息都会丢失，再次工作时需要重新配置。 Quartus II提供的参数化ROM是lpm_rom，下面用一个乘法器的例子来说明它的使用方法，这个例子使用lpm_rom构成一个4位×4位的无符号数乘法器，利用查表方法完成乘法功能。数据线、地址线宽度设置 控制端口设置 添加.mif文件 如下图所示就是基于ROM实现的4位×4位的无符号数乘法器电