VerilogHDL基础实可编程实验报告.docxVIP

可编程逻辑器件设计实验报告实验名称： 第二部分：VerilogHDL基础实验 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 实验时间： 2014 年 06 月 19 日 地点： 803实验室 学生姓名： 学号： 实验名称： 简单D触发器 实验一　　简单D触发器实验步骤（1）创建工程启动New Project Wizard，创建一个工程。（2）创建文件选择菜单File—New—Verilog HDL File，创建一个Verilog HDL文件，在Verilog HDL文件中编写能够完成实验功能的Verilog HDL代码。（3）编译工程选择菜单Processing —Start Compilation，或者单击按钮。（4）观察RTL视图选择菜单Tools—Netlist Viewers—RTL Viewer即可生成RTL视图。（5）仿真1）.创建VWF文件选择菜单File—New—Vector Waveform File2）. 设定“End Time”选择菜单Edit File— End Time，在弹出的对话框中将Time设置为20us。3）.在VWF文件中输入信号节点选择菜单View—Utility Windows—Node Finder，在出现的对话框中将Filter框中设置为Pins：all，再单击