数字电子技术基础简明教程课件第4篇_触发器.ppt

第4章 触发器 概 述 4.1 基本触发器 4.1.1 用与非门组成的基本触发器 4.1.2 用或非门组成的基本触发器 4.1.3 集成基本触发器 4.2 同步触发器 1、时钟电平控制，无约束问题 在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。 由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。 2、 CP=1时跟随，下降沿到来时才锁存 CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。 集成同步D触发器引脚图 4.3.1 边沿D触发器 一、电路组成及工作原理 二、集成边沿D触发器 三、边沿JK触发器的主要特点 1、CP边沿（上升沿或下降沿）触发 在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程的规定转换状态，其他时间里，J、K不起作用。 2、抗干扰能力强 因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。 3、功能齐全，使用灵活方便 具有置1、置0、保持、翻转四种功能。 二、集成边沿JK触发器 三、集成同步 D 触发器 1. TTL： +VCC 74LS375 1D0 1LE 1D1 2D0 2LE 2D1 1Q0 1Q0 1Q1 1Q1 2Q0 2Q0 2Q1 2Q1 1 4 7 9 12 15 2 3 6 5 10 11 14 13 Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4 – – – – D1 CP1、2 D2 D3 CP3、4 D4 8 16 2. CMOS：CC4042 +VCC D0 D1 D2 D3 CP POL Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 4 7 13 14 5 6 3 2 9 10 12 11 15 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 – – – – D0 D1 D2 D3 CP POL 8 16 VSS CC 4042 特性表 保持 接收 接收 保持 0 1 0 1 0 1 0 1 ? 0 1 0 ? 0 1 1 0 1 1 ? 1 1 1 ? 0 0 0 ? 1 0 0 ? ? 1 0 0 ? 1 0 1 注 Qn+1 D CP POL Qn (a) 74LS375 的引脚图 16 15 14 13 12 11 10 9 74LS375 1 2 3 4 5 6 7 8 V CC 4 D 4 Q 4 Q 2 G 3 Q 3 Q 3 D 1 D 1 Q 1 Q 1 G 2 Q 2 Q 2 D GND (b) CC4042 的引脚图 16 15 14 13 12 11 10 9 CC4042 1 2 3 4 5 6 7 8 V DD 4 Q 4 D 3 D 3 Q 3 Q 2 Q 2 Q 4 Q 1 Q 1 Q 1 D CP POL 2 D V SS CP1、2 CP3、4 POL＝1时，CP＝1有效，锁存 的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存 的内容是CP上升沿时刻D的值。 一、填空题 1、同步RS触发器：CP＝0时输出端Q和Q的状态( )；CP＝1时RS变化将引起触发器输出端Q和Q的状态( ) 。 2、同步D触发器的特性方程是( ) 。 二、选择题 1、没有约束条件的触发器是( )。 ⑴基本RS触发器 ⑵同步D触发器 ⑶同步RS触发器 2、若将D触发器的D端连接到Q端上，经过100个脉冲后，它的次态Q(t+100)=0,则现态Q(t)应为( )。 ⑴ Q(t)＝0 ⑵ Q(t)＝1 ⑶ 与原态无关 一、填空题 1、同