【最新资料】第3讲VHDL设计初步pt模版课件.pptVIP

可编程逻辑设计 第 三 讲 VHDL设计初步 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 作业 4.2.2 VHDL描述的语言现象说明 图4-4 D触发器 1. 设计库和标准程序包 LIBRARY WORK ; LIBRARY STD ; USE STD.STANDARD.ALL ; 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 4.2.2 VHDL描述的语言现象说明 图4-4 D触发器 “CLKEVENT AND CLK=1” 2. 上升沿检测表式 3. 不完整条件语句与时序电路 【例4-7】 ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ;--未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ; 3. 不完整条件语句与时序电路 4.2.2 VHDL描述的语言现象说明 图4-5 例4-7的电路图（Synplify综合） 3. 不完整条件语句与时序电路 4.2.2 VHDL描述的语言现象说明 图4-6 例4-8的电路图（Synplify综合） 【例4-8】 ... IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; ... 4.2.3 实现时序电路的VHDL不同表述 【例4-9】 ... PROCESS (CLK) BEGIN IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; --确保CLK的变化是一次上升沿的跳变??? END IF; END PROCESS ; 4.2.3 实现时序电路的VHDL不同表述 【例4-10】 ... PROCESS (CLK) BEGIN IF CLK=1 AND CLKLAST_VALUE=0 --同例3-9 THEN Q = D ; END IF; END PROCESS ; 【例4-11】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) -- 必须打开STD_LOGIC_1164