第五章-MOS组合逻辑单元电路.pptVIP

作业：  * §5.6 MOS其它单元电路 * 5.5.4 斯密特触发器 1. NMOS斯密特触发器 VDD Vi Vo 0 Vo t VIL VIH t 0 Vi VIL 0 VOH VOL VO Vi VIH * 5.5.4 斯密特触发器 2. CMOS斯密特触发器 VIH VIL VDD 0 VDD VO Vi VDD Vi Vo VDD 0 Vi t VIL VIH Vo 0 t * 0 t 0 Vb t 0 Vcp t Va 0 VRST t 5.6.1 振荡器及分频电路 RST cp Q Q D CP a b R 振荡器 整形 二分频 可以通过改变反相器级数和驱动能力以及增加电阻电容的方式来改变振荡频率。 * 5.6.2 上电复位电路 0 t a 0 b t 0 c t 0 t Q0 0 t Q1 0 t Q2 0 t CP 来改变复位时间 可以通过改变电容和MOS管尺寸 Q Q D CP R Q Q D CP R Q Q D CP R Q0 Q1 Q2 CP RST 应用 VDD c b a * 5.6.3 沿判断电路（沿提取电路） 1.判断上升沿 A B F 0 0 t 0 t VA t VB VF 可以通过改变反相延迟时间的长短来改变输出脉冲的宽度。 * 地址译码控制 5.6.3 沿判断电路（沿提取电路） 2.判断下降沿 0 0 t 0 t VA t VB VF A B F * 5.6.4 开关逻辑电路（传输门逻辑） 1. NMOS多路开关 E VCC F= P1·A·B+P2·A·B+P3·A·B+P4·A·B P4 P3 P2 P1 A A B B F 可以通过增加上拉和驱动电路来提高速度。 * 5.6.4 开关逻辑电路（传输门逻辑） 2. CMOS多路开关 P4 P3 P2 P1 A B F A A A A B B B B P4 P3 P2 P1 A A B B F 便于布局布线 * 5.6.5 加法器电路 1.组合逻辑半加器单元 S=AB+AB =(A+B)AB C=AB =AB A B S C * 5.6.5 加法器电路 2.组合逻辑全加器单元 Ci=AB+BC+AC=AB+C(A+B) Si=ABC+ABC+ABC+ABC=ABC+(A+B+C)Ci A B C Ci Ci Si Ci Ci Si VDD VDD VDD A B A B C A B C A B VDD A B C A B C C B A A B C * 5.6.5 加法器电路 3.传输门结构全加器单元 Ci= (A?B)C + (A?B)A Si= (A?B)C + (A?B)C VDD A B VDD C A?B A?B Ci Si VDD VDD * 5.6.5 加法器电路 4.串行进位加法器 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 S0 S1 S2 S3 S4 S5 C-1 C0 C1 C2 C3 C4 C5 最终进位信号产生速度慢，因此适用于位数不多、速度要求不高的加法运算。 在高速加法器中，往往采用先行进位技术。 * CMOS门电路设计举例 6组合逻辑 设计一个双输入端与非门 设计考虑四个方面： 1，高低电平不用考虑； 2，以工作频率为依据，根据速度和工艺水 平选W/L； 3，根据W，L校验VNL和VNH； 4，整个设计均从最坏情况入手。 设计过程是： * CMOS电路设计举例 两输入端与非门的设计 电路如图： A B F nand2 VDD * 设 计 指 标 参数 单位 最小值 典型值 最大值 Vdd V 9.5 10 10.5 VNL 3 VNH 3 CL PF 15 f MHz 1 VTN V 1.0 1.5 VTP V -3.5 -3.0 tox ? 1500 1700 μn cm2/ V.s 280 290 μp cm2/ V.s 160 180 L μm 10 * 一，根据最高工作频率分配时间为了保证1MHZ工作频率 取上升和下降时间为300ns。 * 影响最高频率的因素： 按最坏条件设计 取参数： * 电源电压 Vdd 9.5v 负载电容 CL 15pF N管阈电压 VTN 1.5v P管阈电压 VTP -3.5v 栅氧化层厚度 toxmax 1700u 迁移率 按最坏条件设计 取参数： * 选上升和下降时间都是300ns. * * * * * *