基于VHDL的8位十进制率计设计.docVIP

基于VHDL的8位十进制频率计设计目录 1 摘要 2 1.设计目的 2 2.设计要求 2 3.设计思路 2 4.频率计设计原理 3 4.1频率计的组成部分 3 4.2频率计工作原理 3 4.3频率计各模块介绍 3 5.频率计仿真 7 5.1fctrl控制模块仿真 7 5.2regester寄存器模块仿真 7 5.3seltime扫描模块仿真 7 5.4deled显示模块仿真 8 5.5cnt10计数器模块仿真 8 5.6总电路仿真 8 6.频率计各模块程序 9 7.频率计下载到实验箱现象 13 8.设计体会 14 9.参考资料 14 [ 摘要] 使用VHDL 语言来设计数字频率计, 给出了原理图和仿真图形, 所设计的电路通过硬件仿真, 下载到目标器件上运行, 能够满足测量频率的要求, 具有理论与实践意义, 实现了电子电路自动化(EDA)的过程。 [ 关键词] VHDL; EDA; 仿真; FPGA; 频率计设计3.频率计设计原理 .1频率计的组成部分 频率计主要由5 个部分组成: 测频控制信号发生器fctrl、8 个有时钟使能的十进制计数器cnt10、1 个锁存器regester32、显示模块deled 和控制显示模块seltime。数字频率计的框图如下图所示。 .2频率计工作原理 频率计是直接用十进制数字来显示被测信号频率的一种测量装置。所谓频率, 就是周期性信号在单位时间(