触发器是数字电路中的基本逻辑单元.docVIP

触发器是数字电路中的基本逻辑单元。触发器按其稳定工作状态可分为双稳态触发器、 单稳态触发器等。这些触发器都可用分立元件和集成元件来组成。本章主要介绍集成双稳 态触发器。双稳态触发器又分为基本R—S触发器、同步R—S触发器、D触发器、J-K触发 器等。以及由触发器和逻辑门组成的计数器，译码与显示电路。 第一节 集成触发器 一、基本R—S触发器 基本R—S触发器是由两个“与非”门(G。和Gz)交叉联接而成，如图8一la所示。图 中Q和砭是触发器 有两种稳定状态：一种稳态是Q一1，砭一0，称为置位状态(“1”状态)；另一种稳态是Q一0， 砭一l，称为复位状态(“0”状态)。 输出端为Q的“与非”门的输入端，称为直接置位端或直接置“1”输入端()；输 出端为砭的“与非”门的输入端，称为直接复位端或直接置“0”输入端(RD)。在图8—1b 的图形符号上，用输入端的小圆圈表示用低电平作输入信号，或者叫低电平有效。 下面根据与非门的逻辑关系及门 G。和G。的逻辑表达式 Q—SDQ， (8—1) Q—R。Q， (8—2) 系。 (1)当RD—o，SD=1时，门G：有 o”，所以砭输出为 1”，而门G：的两个输入端全是”l”， Q为“0”。即不论原状态如何．当 =0，S。一l时，触发器的输出Q：0。因此，RD输入端称为置“0”端或复位端。 (2)当RD一1，孓=0时，门G。有一个输入端为“0”，其输出端Q为“l”；而G。f-1的 l”，其输出端砭为“0”。所以sD端称做置“l”端或置位端。 (3)当良。一SD一1时，则触发器保持原有状态不变。其原因如下：设原状态是’Q一1． Q一0，则此时G。门的两个输入端全为“1”，而Gz门的输入端中已有一个为“0”(即Q= o)，此时若G。门的另一输入端S0为“l”，Gz门的输出也不会改1”。可见触发 Q一0，一Q=1，触发器的状态也不会改变。 (4)当RD—SD一0时，两个“与非”门的输出端都为“l”，这就达不到Q与砭的状态 244 、 应该相反的逻辑要求。同时，一旦输入负脉冲去除后，触发器将由各种偶然因素决定其最 终状态，故结果不定。 根据以上讨论，可以列出触发器的真值表， 8—1。 S R Q 1 O 1 O O 1 1 O O 1 不定 综上所述，基本R—S触发器具有两个稳定 Q=1，一个是Q一0；它具有直 1”和置“0”的功能；当RD一1，S。一0 Q一1(置“l”)，当RD一0，＆一1时，Q一 0(置“0”)；它具有存储和记忆功能，当RD= 1，SD=1时，Q不变，实现存储和记忆作用。触 两个输入端。 二、同步R—S触发器 基本的R～S触发器，是由输入信号直接控制触发器的翻转，而实际应用中，常常要求 刻可由外加时钟脉冲CP(或称同步脉冲)来决定。这种受时钟脉冲控制的触发器称为同步 R—S触发器。 同步R—S触发器的逻辑原理图和图形符号如图8-2所示。该电路由两部分组成：由与 G-，Gz组成的基本R—S触发器和由与非门G。，G。组成的输入控制电路。R。，sD端是 RD或 SD端输入一负脉冲。在触发器工作期间不需直接置位、复位时，应使RD，SD处于高电平。 R，S端是信号输人端。CP端是时钟脉冲输入端，也是控制端。CP脉冲是个矩形脉冲。 下面简要说明同步R—S触发器的输出和输入关系。 设CP脉冲加入前，触发器的输出为Q“，CP作用之后的输出为Q计1，Q”称为现态，Q一- 245 称为次态。CP端平时是低电平，即CP一0，加入cP脉冲时，为高电平，即CP一1，也就 CP是一个正脉冲。CP信号控制输入门的开通和关闭，使触发器的输出按一定的节拍 当CP一0时(时钟脉冲未到来)，门G。和G。都有“0”，所以不论R，S的输入信号是 0”还是“l”，G。和G。门的输出都是“l”，即G。一G。一l，基本R S触发器将保持原状态 CP一0时，输入G。门、G。门被封锁，输入信号不能进入触发器，所 当CP一1时(时)，S，R信号通过门G。，G。反相后加到由G，和G。组 R—S触发器上，使Q和砭的状态跟随输入状态的变化而改变。 R一0，S一1时，G。门输出为“l”用G。一l表示，G。门 0”用G。一0表示，因此，Q—G，一l，砭一G。一 0，使触发器置“1”。 R一1，S一0时，G。一0，G。一l，因此，砭