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基于FPGASOPC系统DAB发射端硬件实现 　　【摘要】本文设计基于FPGA芯片EP3C16Q240C8N的片上可编程系统，该系统可用于实现IFFT运算和接口模块，利用可嵌入到此FPGA芯片的NiosII软核处理器来实现数据传输和控制。功能电路中的ADI的数字上变频芯片AD9957和可控增益芯片AD8369用于实现DAB基带信号的上变频和信号放大。这套DAB发射机电路板尺寸为100cm*160cm，经过测试，能很好的完成发射，具有较高的可靠性。 　　【关键词】FPGA；片上可编程系统；DAB；发射 　　1.引言 　　DAB发射机是数字音频广播（Digital Audio Broadcast，DAB）重要组成部分。DAB技术是欧洲尤里卡项目之一，目前已经非常成熟。DAB采用先进的数字技术，正交分频复用技术（OFDM），能以极低的数据传输率及失真下传送CD质量之立体声节目，可解决传统模拟广播接收不良及干扰问题[1]。DAB发射系统包括信源编码、信道编码、时间交织、频率交织、OFDM调制和射频部分[2]。???频部分包括上变频和增益放大，用来把基带信号搬移到发射频率上并将其放大。 　　FPGA技术不断进步，成本和功耗不断下降的同时性能和容量在大幅上升，FPGA也代替MCU越来越多的嵌入到系统中去。为了便于系统集成，本文设计FPGA系统嵌入到DAB发射系统中，使得开发变得方便灵活，同时也降低了成本。 　　2.FPGA的SOPC系统构成 　　本文设计了用于DAB发射端的SOPC系统，该系统硬件框图如图1所示。系统中FPGA采用ALTERA公司的CycloneIII系列芯片EP3C16Q240C8N。FPGA中的NiosII软核处理器完成数据的控制和指令传送，还可以在FPGA上实现OFDM调制。配置芯片选用EPCS16，片外扩展存储器为IS42S16100-7T。框图中，功能电路是用来实现DAB发射功能的，它包括数字上变频（其中已经包括A/D和D/A转换）、信号放大、USB传输等。 　　根据DAB发射系统设计可以得出系统中各个单元所需的资源：逻辑单元、寄存器、引脚、内存、乘法器单元、锁相环分别为8839、4719、104、202752bits、6和1。这款芯片为QPFP封装，芯片资源见表1[3]。 　　2.1 配置电路 　　FPGA芯片按配置速度快慢依次为：Active parallel（AP）模式、Fast passive parallel（FPP）模式、Active serial（AS）模式、Passive serial（PS）模式。另外还有用于调试的Joint Test Action Group（JTAG）模式。本文FPGA同时配置AS模式和JTAG模式。根据cycloneIII的数据手册，配置方案由MSEL引脚决定。当使用AS和JTAG两种方式时，MSEL[3：0]为“010”。如图2所示为ATERA给出的AS和JTAG配置电路[3]。 　　AS模式是指FPGA的EPCS控制器发出读取数据的信号，从而把串行FLASH（EPCS系列芯片）的数据读入FPGA中，实现对FPGA的编程。配置数据通过FPGA的DATA0引脚送入，数据被同步在DCLK输入上，1个时钟周期传送1位数据。本文中选取的配置芯片EPCS16SI8，有16Mbits的存储空间，可以支持DCLK时钟工作在20MHz和40MHz。 　　JTAG接口是一个业界标准接口，主要用于芯片测试等功能。ALTERA的FPGA基本上都可以支持JTAG命令来配置FPGA的方式，而且JTAG配置方式比其他任何方式优先级都高。JTAG模式是将配置数据存储在SRAM，掉电后需重新下载。它与FPGA的接口有4个必需的信号TDI，TDO，TMS和TCK以及1个可选信号TRST构成。 　　2.2 外部存储器电路 　　SDRAM比FLASH速度快，比SRAM存储空间大，在FPGA系统中一般把SDRAM作为NIOS处理器的RAM和程序运行空间。本文中选择IS42S16100-7T这款SDRAM作为FPGA的外部存储器。IS42S16100-7T的信号电压为3.3V，有16Mbits的存储空间，最大速度可达到143MHz。在SOPC Builder里根据时序参数表设置SDRAM控制器。 　　SDRAM的时钟应该和系统使用同一个PLL输出时钟，调试SDRAM和NIOSII的关键在于相位差，根据DAB发射系统，由FPGA的专用PLL时钟引脚输出系统时钟65.536MHz，相位差计算如下： 　　读滞后=tOH（SDRAM）-tH_MAX（FPGA）=2ns-（-0.601ns）=2.601ns 　　读超前=tCO_MIN（FPGA）-tDH（SDRAM） =3.602ns-