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EDA实验报告 班级:08级通信工程三班 实验一 利用原理图输入法设计4位全加器 一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 （1）生成新的空白原理图，作为4位全加器设计输入 （2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 仿真波形 5、完成设计流程 （1）在QuartusII环境下对以上设计电路按照教材5.1节的流程进行编译，排除错误，生成最终配置文件。 （2）对结果进行时序仿真，观察设计的正确性（注意观察时序仿真波形中引入的延时），如有错误应改正电路，并重新执行整个流程，直到得到正确的仿真结果。 四、思考题 1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有什么不同？请试着用另外一个库重复以上的设计内容。 2、试用QuartusII下的时序分析器(教材11.3.7～11.3.8)分析两种进位结构的4位全加器的时序，给出数据对比，说明两者之间的性能差异。 答:1使用的是libraries 里面的元件。 2 超前进位加法器的性能比较好，速度比较快。 实验二 简单组合电路的设计 一、实验目的： 熟悉QuartusⅡ境下以VHDL作为输入的设计全过程。学习简单组合电路的设计、多层次电路设计、仿真和实际硬件电路测试的方法。 二、实验原理 VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusⅡ环境和实验电路进行硬件测试。 三、实验内容： 根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusⅡ集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。 例如：当ain=1,bin=0,cin=0,sum=1,count=0,结果正确 用VHDL语言设计一个四选一数据选择器电路。 要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。 a0a1=00.选d0; a0a1=10 选d1; a0a1=01 选d2 ;a0a1=11 选d3;可以看到仿真正确. 3）硬件测试（选用器件 EPF10K10 Pin84） 管脚锁定： 四选一数据选择器 a1 PIO23 30 SW1 a0 PIO24 35 SW2 d3 PIO27 38 SW5 d2 PIO28 39 SW6 d1 PIO29 47 SW7 d0 PIO30 42 SW8 yout 29 LED12 四、思考题 如果不使用元件例化语句，而是直接设计四选一数据选择器mux41，应如何用VHDL进行描述？ 答: library ieee; use ieee.std_logic_1164.all; entity mux41 is port(a,b,c,d,s1,s0:in std_logic; y:out std_logic ); end entity mux41; architecture one of mux41 is signal s1s0:std_logic_vector(1 downto 0); begin s1s0 =s1s0; process (s1s0) begin case s1s0 is when 00=y=a; when 01=y=b; when 10=y=c; when 11=y=d; when others=null; end case; end process; end architecture one; 仿真波形如下 实验三 简单时序电路的设计 一、实验目的