数字电路--第3篇.pptVIP

? 输出特性 输出电压与负载电流之间的关系曲线，即VO = f（ IL ） ① 低电平输出特性 ② 高电平输出特性 TTL与非门输出低电平的输出特性 TTL与非门输出高电平的输出特性 （此时，IL为灌电流。 为保证UOL≤0.35V， 通常ILmax ≤16mA） （此时，IL为拉电流。 为保证输出高电 平，通常IL ≤5mA） 受功耗的限制，手册上的高电平输出电流的最大值要比5mA小的多。 ? 扇入系数Ni和扇出系数NO 1、扇入系数Ni是指合格的输入端的个数。 2、扇出系数No是指输出端最多能驱动同类型门的数量。 其中IOLmax为最大允许灌电流，IIL是一个负载门灌入本级的电流；IOHmax为最大允许拉电流，IIH是一个负载门拉出本级的电流。 取门电路在灌电流（输出低电平）状态下，和拉电流（输出高电平）状态下，驱动同类门的个数最小值。 No越大，说明门的负载能力越强 ? 平均传输延迟时间tpd 导通延迟时间tPHL：输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间。 截止延迟时间tPLH：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间。 平均传输延迟时间tpd： 通常tPLH＞tPHL，tpd越小，电路的开关速度越高。 一般tpd = 10ns～40ns 输入信号VI 输出信号V0 三态逻辑门（TSL门） 集电极开路TTL“与非”门（OC门） §3-3 其它类型TTL门电路 1 0 该与非门输出高电平，T5截止。 该与非门输出低电平，T5导通 ? TTL门输出端并联问题 当将两个TTL“与非”门输出端直接并联时： Vcc→R5→门1的T4→门2的T5产生一个很大的电流 产生一个大电流 1、抬高门2输出低电平 2、会因功耗过大损坏门器件 注：普通TTL门输出端 不能直接并联!!! 集电极开路TTL“与非”门（OC门） TTL与非门电路 ? ? OC门的结构 集电极开路与非门（OC门） 当输入端全为高电平时，T2、T5导通，输出F为低电平； 输入端有一个为低电平时，T2、T5截止，输出F高电平接近电源电压VC。 ? OC门完成“与非”逻辑功能 逻辑符号： 输出逻辑电平： 低电平0.3V 高电平为VC（5~30V） 集电极开路TTL“与非”门（OC门） RL VC ? OC门实现“线与”逻辑 F 逻辑等效符号 ? 负载电阻RL的选择 （自看！作考试内容！） 集电极开路TTL“与非”门（OC门） RL VC 相当于“与门” 集电极开路TTL“与非”门（OC门） ? OC门实现电平转换 OC门需外接电阻，所以电源VC可以选5V~30V，因此OC门作为TTL电路，可以和其它不同类型不同电平的逻辑电路进行连接。 TTL电路驱动CMOS电路图 CMOS电路的VDD = 5V~18V，特别是VDD VCC时，必须选用集电极开路（OC门）TTL电路 CMOS电源电压VDD = 5V时，一般的TTL门可以直接驱动CMOS门。 三态逻辑门（TSL） ? 三态门工作原理 除具有TTL“与非”门输出高、低电平状态外，还有第三种输出状态 — 高阻状态，又称禁止态或失效态。 非门，是三态门的状态控制部分 E′使能端 六管TTL与非门 增加部分 当 E′= 0时，T4输出高电平C = 1，D2截止，此时后面电路执行正常与非功能F = (AB)′。 1 0 1V 1V 输出F端处于高阻状态记为Z。 T6、T7、 T9、 T10均截止 Z 当E′= 1时， 0.3V 使 能 端 的 两 种 控 制 方 式 低电平使能 高电平使能 三态门的逻辑符号 ? 三态门的应用 1、三态门广泛用于数据总线结构 控制任何时刻只有一个控制端有效，即只有一个门处于数据传输，其它门处于禁止状态。 2、 双向传输 当E=0时，门1工作，门2禁止，数据从A送到B； 当E=1时，门1禁止，门2工作，数据从B送到A。 总线 三态逻辑门（TSL） TTL系列集成电路 一、74：标准系列，前面介绍的TTL门电路都属于74系列，其典型电路与非门的平均传输时间tpd = 10ns，平均功耗P = 10mW。 二、74H：高速系列，是在74系列基础上改进得到的，其典型电路与非门的平均传输时间tpd = 6ns，平均功耗P = 22mW。 三、74S：肖特基系列，是在74H系列基础上改进得到的，其典型电路与非门的平均传输时间tpd = 3ns，平均功耗P = 19mW。 四、74LS：低功耗肖特基系列，是在74S系列基础上改进得到的，其典型电路与非门的平均传输时间tpd = 9ns，平均功耗P = 2mW。74LS系列产品具有最佳的综合性能，是