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90M低噪声高精度信号源研究与实现 　　【摘要】信号源是高级电子系统中的关键部件，其品质直接影响着系统的性能。低噪声、高精度是高品质信号源的设计目标。基于直接数字频率合成技术的信号源具有广泛的应用价值。为了改善现有该类信号源的相位噪声，本文提出了一种利用10MHz的原子钟作为基准信号源，经过30倍倍频后再作为直接数字频率合成时的系统时钟信号，从而获得低相位噪声、高精度信号源的设计方案。该信号源设计方案的提出与实现，对低噪声、高精度信号源的开发具有重要指导意义。 　　【关键词】DDSMCU相噪 　　一、前言 　　随着技术的进步电子系统对信号源的频谱纯度、频率稳定度、杂散等要求越来越高、为满足这些要求，频率合成技术发展到一个新的阶段，直接数字频率合成技术是基于全数字架构具有极低的频率分辨率、频率捷变速度极快、低相位噪声、低成本、频率捷变时相位连续等方面的优点先进技术，而且具有控制方便，可便捷生成多种信号等优点。 　　根据学校教学和科研的需要设计制作90MHz低噪声高精度信号源。下面将对该设备的设计和实现进行阐述。 　　二、硬件系统的设计 　　根据实际需要该信号源采用PLL与DDS组合方案，以原子钟输出地10MHz标准频率信号为系统时钟原始信号，将10MHz标准频率信号倍频到300MHz作为系统DDS的系统时钟参考信号。由MCU控制DDS输出所需信号类型和频率。系统框图如图1所示。 　　2.1.3AD采集电路设计 　　MSC1210作为51系列单片机的升级版，其优势主要体现在信号采集方面。MSC1210的AD具有8路24位的精度，其ADC在数据输出速率为l0Hz时可以得22位的有效分辨率，并且转换噪声只有75nV。MSC1210的∑―△模数转换器部分由模拟多路开关（MUX）、可选择缓冲器（BUF）、可编程增益放大器（PGA）、基准电压源、二阶∑―△调制器和数字滤波器等组成[4]。 　　2.2DDS子系统 　　在本设计中DDS子模块由参考信号源、低通滤波器和DDS频率合成器构成。以原子钟输出地10MHz标准频率信号为系统时钟原始信号，将10MHz标准频率信号倍频到300MHz作为系统DDS的系统时钟参考信号。低通滤波器模块采用7阶椭圆函数滤波器来实现。 　　2.2.1DDS模块电路设?? 　　DDS芯片采用AD公司生产的AD9854，可以实现频率调制、幅度调制、相位调制、IQ正交调制等五模式输出，频率控制寄存器位数高达48位，能提供高达1uHz的频率分辨率；相位截断位数高达17位，能提供良好的宽带和窄带输出无杂散动态范围（SFDR）。当采用高稳定参考时钟，可以输出高稳定度和高品质的可调信号；接口的刷新频率最高可达100MHz；如采用300MHz的系统时钟参考信号AD9854的内部电路结构可保证最高输出150MHz的同步正交频率信号[5]。 　　其具体选择模式如表2所示。 　　DDS芯片将输出频率控制字和幅度控制字对应的信号。DDS频率寄存器的数值由以下公式决定： 　　FTW=（输出频率×248）/系统时钟（1） 　　系统时钟=晶振频率×倍频数（2） 　　为了使AD9854的性能得到发挥故使系统时钟到达300MHz，不采用内部倍频器。由上式计算出的频率控制字的数值按位写入频率转换字#1内。 　　频移键控模式：输出频率随着FDATA变化而在TW1和TW2之间跳变。当模式选择控制字为001（ad9854_ram[31]=0x02）的时候，AD9854将进入该模式。 　　AD9854最小系统原理图如图3所示。 　　2.2.3参考信号源模块电路设计 　　为了使AD9854的性能得到发挥DDS的系统时钟必须300MHz，如采用内部倍频器，使AD9854芯片的功耗过大从而导致温升过高这将使得DDS芯片工作环境恶化背景热噪声及杂散严重，故本方案采用由原子钟提供10MHz的原始信号，通过30倍倍频电路达到300MHz，作为DDS的外部系统时钟输入。故30倍倍频电路是控制杂散的关键因素，所以在倍频电路的设计上采用混合型的倍频设计方案。具体设计和计算过程已经有相关的文献专门论述这里就不进行阐述了。利用双极晶体管非线性电阻倍频电路将原子钟提供10MHz倍频到150MHz后再进行2倍频。2倍频电路是使用MC1496芯片构成高频倍频器电路[7，8，9，10]。30倍倍频电路原理图如图5所示。 　　三、测试与分析 　　设备实际输出信号测试的结果表明，使用30倍倍频电路后对降低输出信号的相位噪声有十分显著的改善。 　　在印制版电路设计时对电源和数字电路部分进行了有效的去耦滤波，数字地和模拟地分开这些措施有效的降低了输出信号的相噪和杂散。MCU的Watch Dog电路有效的提高了整个电路的抗干扰性能。采用就近接地能有