西工大2017年数字集成电路设计实验课实验一.docx

实验四 译码器的设计及延迟估算设计译码器并估算延迟设计一个用于16bit寄存器堆的译码器，每一个寄存器有32bit的宽度，每个bit的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。译码器的结构可参考典型的4-16译码器译码器和寄存器堆的连接情况(Output输出为1的一行寄存器被选中)①假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。确定译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。解：,假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)：，路径努力所以，使用最优锥形系数就可得到最佳的电路级数,故N取3级。因为逻辑努力：，路径努力：则使得路径延时最小的门努力 。所以：故第一级晶体管尺寸为；第二级尺寸为；第三级尺寸为。故延迟为：②如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。解：因为输入时通过两级反相器，使这两个反相器分摊原来单个反相器的等效扇出，将两级反相器等效为一级，故其逻辑努力,故所以：第一级尺寸为：；第二级尺寸为：；第三级尺寸为：；第四级尺寸为：正信号通路的延迟为：反信号通路情况与上问相同，延迟为根据单位反相器(NMOS:W=0.5u L=0.5u PMOS:W=1.8u L=0.5u)，设计出实际电路，并仿真1题中第一问的路径延迟。设计出实际电路如下：仿真图如下：代码如下.title hubucmos.options probe .protect.libD:\synopsys\Hspice_D-2010.03-SP1\lib\cmos25_level49.lib TEST.vecD:\Users\lenovo\Desktop\6\t1.vec .unprotect.global VDDMng out g 0 0 NMOS w=1um l=0.5umMnf out f one 0 NMOS w=2um l=0.5um Mna one a two 0 NMOS w=4um l=0.5umMnb two b 0 0 NMOS w=4um l=0.5umMnc one c three 0 NMOS w=6um l=0.5umMnd three d four 0 NMOS w=6um l=0.5umMne four e 0 0 NMOS w=6um l=0.5umMpg out g six vdd PMOS w=6um l=0.5umMpf six f vdd vdd PMOS w=6um l=0.5umMpa six a five vdd PMOS w=12um l=0.5umMpb six b five vdd PMOS w=12um l=0.5umMpc five c vdd vdd PMOS w=12um l=0.5umMpd five d vdd vdd PMOS w=12um l=0.5umMpe five e vdd vdd PMOS w=12um l=0.5umCL out 0 10pfvvdd vdd 0 2.5v.tran 1n 2u start=0n.measure tran tdelay1 trig v(g) val=1.25 td=0ns fall=1 +targ v(out) val=1.25 td=0ns rise=1.measure tran tdelay2 trig v(g) val=1.25 td=0ns fall=2 +targ v(out) val=1.25 td=0ns rise=2.measure tran tdelay3 trig v(g) val=1.25 td=0ns rise=2 +targ v(out) val=1.25 td=0ns fall=2.measure tran tdelay4 trig v(g) val=1.25 td=0ns rise=3 +targ v(out) val=1.25 td=0ns fall=3.print v(out) v(a) v(b) v(c) v(d) v(e) v(f) v(g).endtt.vec:radix 1111111 io iiiiiii vname a b c d e f g tunit us