ADC基本架构如图11所示.docVIP

Successive approximation ADC的基本架構如圖1.1所示，通常包含一個取樣保持（S/H）電路、一個N-bit的數位類比轉換器（DAC）、一個電壓比較器電路（Comparator）和一個Successive Approximation Register（SAR） controller。一個N-bit的Successive approximation ADC，其轉換一個類比電壓值為數位訊號需要N個週期。 圖1.1　Successive approximation ADC之方塊圖 　　一個Ｎ-bit的Successive approximation ADC運作原理如下：類比輸入電壓（Vin）經由取樣保持（S/H）電路提供一個穩定電壓給比較器（Comparator），並且與N-bit的數位類比轉換器（DAC）的輸出電壓做比較，SAR　controller使用二元搜尋（binary search）演算法控制DAC的輸出。以3-bit為例，首先預設controller輸出為100（binary），也就是設定DAC的輸出電壓（VDAC）為（Vref為數位類比轉換器的輸出電壓範圍值），並且與輸入電壓（Vin）比大小，若比較結果為Vin＞VDAC，則最高位元（MSB）決定為1，並且設定下一週期VDAC為原VDAC＋，controller的輸出為110；反之，最高位元決定為0，並且設定下一週期VDAC為原VDAC－，controller的輸出為010。然後再與輸入電壓（Vin）比大小，若比較結果為Vin＞VDAC，則次位元決定為1，並且設定下一週期VDAC為原VDAC＋，controller的輸出為X11；反之，次位元決定為0，並且設定下一週期VDAC為原VDAC－，controller的輸出為X01。最後再一次與輸入電壓（Vin）比大小，若比較結果為Vin＞VDAC，則最低位元（LSB）決定為1，並且 controller的輸出為XX1；反之，最低位元決定為0， controller的輸出為XX0。由此可以得到successive approximation ADC的最後結果，DAC的輸出電壓會逼近於輸入電壓，並且N個位元就須執行Ｎ個週期（N cycles）。圖1.2為SAR ADC以3-bit為例實踐二元搜尋演算法的流程圖，圖1.3為3-bit SAR ADC之轉換過程。在clock＝1的時候，Vin與比大小，並產生MSB＝1；clock＝2時，Vin與比大小，並產生次位元為0；clock＝3時，Vin與比大小，並產生LSB＝1，則此ADC之輸出為101（binary），並且歷時3個週期。 圖1.2　二元搜尋演算法之流程圖 圖1.3　3-bit SAR ADC之轉換過程 　　接下來為Jan Craninckx所提出之電路的想法，由前述電路，可知SAR ADC是藉由輸入電壓（Vin）與輸出電壓（VDAC）比較所得的結果，來決定controller的運作方式，進而去改變VDAC的值，這裡我們表示成Vin ( VDAC，則上式可改成 Vin ( VDAC 　　　　　　　 Vin (＋＋(＋（假設輸入為最大值） 　　　Vin (＋＋＋(＋＋ Vin－－(－(＋＋(＋ VQP VQN 則此電路藉由同時改變VQP與VQN的值，並且比較兩者之大小，來決定controller的運作方式，而VQP與VQN的差值會趨近於零，同樣的，N個位元就須執行Ｎ個週期（N cycles）。圖１.4為此電路的二元搜尋演算法之流程圖，圖1.5為其轉換圖，在clock＝1時，VQP與VQN比 圖1.4 charge-sharing SAR ADC運作流程圖 圖1.5 charge-sharing SAR ADC之轉換過程 大小，也就是Vin與比大小，並產生MSB＝1；clock＝2時，Vin－與＋比大小，並產生次位元為0；clock＝3時，Vin－＋與＋－比大小，並產生LSB＝1，則此ADC之輸出為101（binary），並且歷時3個週期。 完整電路實現如圖1.6所示，包含一個取樣保持（S/H）電路、一個N-bit的數位類比轉換器（DAC）、一個電壓比較器電路（Comparator）和一個Successive Approximation Register（SAR） control block。此電路使用被動式電荷分享（passive charge-sharing）取代傳統的主動式電荷重佈（active charge redistribution），來取樣輸入訊號以及實現二元搜尋（binary search）演算法。在ADC開始運作之前，reset訊號先行灌入，使得取樣電容CSP與CSN的值預先清除為零，並且ST