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- 2018-06-28 发布于福建
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pld的设计实例
经营管理 策略 发展趋势 策划 活动 方案 行业 报告 方案 调研 资料 设计 研究报告 资源 营销 管理制度 营销规划PAGE 3管理条例 策划案 行业研究 策划 管理 员工 流程 纪要 文案 营销 调查 培训 报告 问题研究 工作计划 手册 力资源 PLD设计实例 本章中,我们将应用VHDL语言和电路原理图,在Altera公司的MAX+PLUS II软件平台上实现一些PLD设计实例。实例中所用的芯片是Altera公司可编程逻辑器件EPF10K10LC84-3,并将每一设计结果下载到杭州众和电子技术开发有限公司开发的EDA实验开发系统上进行验证和演示。数字显示译码器设计要求: 当每输入一脉冲信号时,数码管就显示一随脉冲信号递增的十六进制数,从数字1开始直至数字F。设计方法:此电路的设计框图如图4-1a所示。当低频的脉冲信号输入计数器后,七段译码器将计数器的输出译为相应的十六进制数,并由数码管显示出来。设计时,底层的计数器、译码器模块可由VHDL语言来实现;顶层的设计则可直接采用原理图输入法(图4-1b)。共阴极数码管四位二进制加法计数器七段译码器共阴极数码管四位二进制加法计数器七段译码器脉冲信号脉冲信号图4-1a 数字显示译码器的设计框图三.源程序和原理图:library ieee;library ieee;use ieee.std_logic_1164.all;entity cnt4b isport( clk : in std_logic; --时钟信号 clr : in std_logic; --清零信号 en : in std_logic; --时钟使能信号 dout: buffer integer range 0 to 15 );end; architecture one of cnt4b isbegin process(clk,clr,en) begin if clr=1 then dout=0; elsif (clkevent and clk=1) then dout=dout+1; end if; if en=1 then dout=dout+1; end if; end if; end process;end; 四位二进制加法计数器cnt4b.vhd的VHDL源程序library ieee;library ieee;use ieee.std_logic_1164.all;entity decl isport( din: in std_logic_vector(3 downto 0); --输入四位二进制数 cs : in std_logic; --时钟信号 com: out std_logic; --位选信号 led7s: out std_logic_vector(6 downto 0) --输出七段码 );end;architecture one of decl isbegin process(din) begin com=cs; case din is when 0000 = led7s=0111111; --显示“0” when 0001 = led7s=0000110; --显示“1” when 0010 = led7s=1011011; --显示“2” when 0011 = led7s=1001111; --显示“3” when 0100 = led7s=1100110; --显示“4” when 0101 = led7s=1101101; --显示“5” when 0110 = led7s=1111101; --显示“6” when 0111 = led7s=0000111; --显示“7” when 1000 = led7s=1111111; --显示“8” when 1001 = led7s=1101111; --显示“9” when 1010 = led7s=1110111; --显示“A” when
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