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伪静态锁存器设计与仿真 姓名： 张凯 学号： 指导老师： 汪涛、许晓琳 组员： 张凯 （组长） 张明 王涛 肥工业大学电子科学与应用物理学院电子科学与技术系 PAGE \* MERGEFORMAT - 1 - PAGE \* MERGEFORMAT - 1 -概述 存储器可以是静态的或动态的。只要接通电源，静态存储器就会一直保存存储的状态。动态存储器的数据只存储很短的一段时间，也许只有几毫秒。它们的工作原理是在与MOS器件相关的寄生电容上暂时存储电荷。锁存器是电平敏感器件，在时钟低电平（或高电平）期间是透明的，实现信号输入；在时钟高电平（或低电平）期间处于维持模式，实现信号锁存。伪静态锁存器是既能动态锁存又能静态锁存。本课设要求设计一种伪静态锁存器，并用Hspice 仿真。设计方案 DCLKCLKQDCLKCLKQ 当 CLK = 0 时，传输门T导通，输A入信号D传输到节点A。ATT 当CLK = 1时，传输门T截止，在时钟上升沿处被采样的输入数据在节点A处的电容上会保持一段时间。 如果CLK为高电平的时间过长，动态负锁存器节点A处电容上的信号就会由于电荷动态负锁存器泄露而消失。所以需要周期性地刷新以弥补泄露的电荷。 但这种电路的抗噪声性能不好，可以通过增加一个弱的反馈反相器使电路成为伪静态来解决。DD！CLKCLK 右图是本课设采用的电路图。Q！Q Q！Q 仅是在动态锁存器上多加了一个弱的反馈反相器。反馈反相器采取的是静态反馈方式以增强原动态电路的抗噪声能力。而电容存储方式是动态的，所以此电路既能动态工作又能静态工作，即是伪静态工伪静态负锁存器作。 伪静态负锁存器仿真程序 *TSPC *Parameters and models.options post！VCLKVCLK！VCLKVCLK331VCLK254*Simulation netlist1VCLK254.GLOBAL VCC02VCC VCC 0 5 *电源 02C1 4 0 0.05PF *电容M1 1 2 4 4 MP L=2U W=4U *传输门的P管M2 4 3 1 1 MN L=2U W=4U *传输门的N管XINV1 4 5 INV *调用反相器XINV2 5 4 INV XINV3 2 3 INV .SUBCKT INV IN OUT *定义反相器M3 OUT IN VCC VCC MP L=2U W=4U *反相器的P管M4 OUT IN 0 0 MN L=2U W=4U *反相器的N管.ENDS INV *StimulusVCLK2 1 0 PULSE .2 4.8 2N 1N 1N 20N 38N *输入信号 .MODEL MP PMOS LEVEL=1 *库声明、模式声明.MODEL MN NMOS LEVEL=1VCLK 2 0 PULSE .2 4.8 2N 1N 1N 9N 20N *时钟信号.PRINT V(1) V(2) V(4) .END结果与分析 Hspice仿真结果： V(2)是时钟信号，v(1)是输入信号，v(4)是输出信号。从仿真波形图看，当时钟为低电平时，输出等于输入；当时钟为高电平时，输出维持始终上升沿采样的值，即能实现信号锁存。由此，可以看出本设计确实是一负锁存器。心得与体会 虽然Hspice实验上学期做过，但由于当时没认真做，所以此次课设稍微有点吃力，不仅要学会用Hspice软件，还要看懂Hspice程序，掌握简单的Hspice语法。 由于我对CMOS电路还有点印象，所以能看懂简单的电路图。但不符合我们当初学的基本CMOS电路结构的电路图我就看不懂了，毕竟我们学的都是皮毛，还有很多要我们学的东西，我们以后的路还有很长。还好我的课题比较简单。我对Hspice软