第7章 基本逻辑电路的设计.ppt

基本逻辑电路设计 主要内容 组合逻辑电路和时序逻辑的概念； 组合逻辑电路设计实例； 时序逻辑电路设计实例。 基本概念 数字逻辑电路主要分为组合逻辑电路与时序逻辑电路两类 ； 两者都拥有一个或者多个输入信号和输出信号，但是组合逻辑电路的输出只与当前的输入相关，而时序逻辑电路的输出不仅与现在的输入信号相关，而且与过去的输入信号相关； 两种逻辑电路都是数字电路系统的重要基本组成部分，是数字系统电路的基本元素 。 7.1 组合逻辑电路设计 7.7.1、译码器 译码器通常用来产生存储器或者外设的片选信号,也就是说将二进制地址码作为输入，并产生多个选择信号输出 。典型的译码器有3-8译码器和4-16译码器 。 3-8译码器的核心代码如下： ENTITY decoder IS PORT(A,B,C,Enable : IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder; ARCHITECTURE fun OF decoder IS SIGNAL input: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN input=CBA; PROCESS(input,Enable) BEGIN IF (Enable=1) THEN --使能输入高电平有效 7.7.1 译码器（续1） 3-8译码器的核心代码： CASE input IS WHEN 000=Y WHEN 001=Y WHEN 010=Y WHEN 011=Y WHEN 100=Y WHEN 101=Y WHEN 110=Y WHEN 111=Y WHEN OTHERS = NULL; END CASE; ELSE y END IF; END PROCESS; END fun; 7.7.1 译码器（续2） 3-8译码器的时序仿真波形如下： 7.1.2 编码器 编码器的逻辑功能是将输入信号的高、低电平信号编成一个对应的二进制码。 在目前经常使用的编码器有普通编码器和优先编码器两种。 在普通编码器中，任何时候只允许一个编码信号出现，否则将出现混乱。 但在优先编码器中，允许同时输入两个以上编码信号。在设计优先编码器电路时，需要先将所有的输入信号按优先顺序排好对，当几个输入信号同时出现时，只对优先权最高的一个信号进行编码。 7.1.2 编码器（续1） 8-3线优先编码器的核心代码如下： ENTITY encoder IS PORT( I : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); Enable : IN STD_LOGIC); END encoder; ARCHITECTURE fun OF encoder IS BEGIN PROCESS(I,Enable) BEGIN IF Enable= 1 THEN IF I(7) = 1 THEN Y = 111; ELSIF I(6) = 1 THEN Y = 110; ELSIF I(5) = 1 THEN Y = 101; ELSIF I(4) = 1 THEN Y = 100; ELSIF I(3) = 1 THEN Y = 011; ELSIF I(2) = 1 THEN Y = 010; ELSIF I(1) = 1 THEN