《VCS—仿真验证》PPT课件.pptVIP

Coverage提高 激励的产生，有direct和random两种 用random提高覆盖率 用direct补充覆盖率 $random 产生随机数的系统函数，返回一个32bit的带符号整数。 $random(seed) 以seed为种子，产生一个伪随机数 * Net Simulation Pre net simultation 不考虑电路的门延迟与线延迟，重点在观察电路的行为与设计构想rtl功能是否一致 Post net simulation 加入了电路延迟，重点在检查电路的时序信息是否正确 * Pre Simulation 与rtl仿真类似，只是DUT由rtl code变成了网表 需要指定网表调用的库器件 vcs [-v ] * Post Simulation 后仿所需要的时序信息用sdf文件提供，包括设计中每个单元的时序信息，基本的时序数据由以下部分组成： IOpath延迟 Interconnect延迟 Setup时序检查 Hold时序检查 Pulse width * Post Simulation 根据延时分三种情况： Max delay：最坏 Min delay：最好 Type delay：典型 一般需要做max/min delay仿真 * Post Simulation $sdf_annotate(“sdf_file”,module_instance); vcs [compile_options] +maxdelays/mindelays/+typdelays -negdelay 支持sdf中的负值 +neg_tchk 支持负的setup/hold值 * Post Simulation * Post Simulation * Post Simulation 在后仿过程中，未知值（X）会导致仿真失败，应尽量避免。 PIN尽量不要悬空 初始化memory 初始化为0 $random初始化为随机值 * * * * * Verification Introduction * Overview Verilog 仿真层次 验证是确保设计和预定的设计期望一致的过程。 * Overview Verilog 仿真流程 dut testbench Tool * Content Testbench Tools Module Simulation SOC Top Simulation Coverage Net Simulation * Testbench 编写测试文件（testbench） 产生激励 将输入加到测试模块并收集其输出响应 将响应输出与期望值进行比较 Direct Random * Testbench:simple example DUT Testbench * Systerm task/function $display/$write/$monitor $readmemh/$readmemb $time/$realtime $finish/$stop $random $fopen/$fclose * Testbench * Tools 编译仿真工具 Synopsys VCS Mentor ModelSim Cadence nc-verilog Cadence Verilog-XL 波形工具 VirSim Debussy * Tools:VCS 编译 vcs [compile_options] verilog_files 仿真 simv [run_options] 例子 vcs mul3.v mul3_test.v simv * Tools:VCS参数 +v2k -sverilog 支持 Std 1364-2001 verilog/systerm verilog标准 -f filename 编译的rtl文件列表 -Mupdate 增量编译 +define+macro 预编译宏定义 * Tools:VCS参数 +incdir+directory /+libext+extension / +libverbose include文件搜索目录/指定搜索文件内型/找到文件显示信息 -y directory 指定verilog库目录 -v filename 指定verilog库文件 +vcs+lic+wait vcs等待license * Tools:VCS参数 -l filename 指定vcs log信息文件名 -o filename 指定输出的可执行文件的名字,缺省是simv -R 在编译完成后立即执行仿真 -P filename 指定PLI列表文件，通常为.tab/.a/.o文件 * Tools:VCS参数 +notimingcheck +nosp