专业课程设计报告-利用VHDL实现(-1-2)卷积码编码.docxVIP

专业课程设计报告 题 目： 利用VHDL实现（2,1,2）卷积码编码 姓 名：专 业：通信工程班级学号：同 组人 ：指导教师： 南昌航空大学信息工程学院20 17 年 6 月 27 日 专业 课程设计任务书2016－2017学年 第 2 学期　第 17 周－ 19 周 题目利用VHDL实现（2,1,2）卷积码编码内容及要求1.设计一个（2，1，2）卷积码编码器。2.在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。3. 通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）进度安排 第17周：查阅资料，确定方案，完成原理图设计及仿真；第18周：领取元器件、仪器设备，制作、焊接电路，调试电路，完成系统的设计；第19周：检查设计结果、撰写课设报告。学生姓名： 指导时间：第17～19周指导地点：E楼610室任务下达2017年 6 月12 日任务完成2017年 6月 30日考核方式1.评阅 eq \o\ac(□,√) 2.答辩 □ 3.实际操作 eq \o\ac(□,√) 4.其它□指导教师夏思满系（部）主任徐新河 摘要 在现代数字通信中，为降低数据传输的误码率，提高通信质量及其可靠性，常在通信中采用纠错编码技术。其中卷积码就是一种具有较强纠错能力的纠错码。由于Vitebrbi译码算法比较容易实现，卷积码得到了广泛应用。本课题简明地介绍了用EDA技术实现卷积码编码器的实现。卷积码纠错性能常常优于分组码，是一种性能优越的信道编码。由于码字之间的相关性，其编码器要利用移位寄存器来存储状态。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。卷积码作为通信系统中重要的编码方式，以其良好的编码性能，合理的译码方式，被广泛应用。本文在阐述卷积码编码器基本工作原理的基础上，给出了（2,1,2）卷积编码器的VHDL设计，在QuartusⅡ环境下进行了波形功能仿真，并下载到EP1C6T144C8N芯片上进行验证，最终实现输入四位序列，编码输出八位通过指示灯显示。关键词：卷积码 QuartusⅡ EP1C6T144C8N 目录：TOC \o 1-3 \h \u HYPERLINK \l _Toc486406422 摘要 PAGEREF _Toc486406422 \h 3 HYPERLINK \l _Toc486406423 目录： PAGEREF _Toc486406423 \h 4 HYPERLINK \l _Toc486406424 第一章 系统设计要求 PAGEREF _Toc486406424 \h 4 HYPERLINK \l _Toc486406425 1.1系统设计要求 PAGEREF _Toc486406425 \h 4 HYPERLINK \l _Toc486406426 第二章 系统组成与工作原理 PAGEREF _Toc486406426 \h 5 HYPERLINK \l _Toc486406427 2.1系统组成 PAGEREF _Toc486406427 \h 5 HYPERLINK \l _Toc486406428 2.2编码器设计原理 PAGEREF _Toc486406428 \h 5 HYPERLINK \l _Toc486406429 2.2.1结构图法描述编码器 PAGEREF _Toc486406429 \h 6 HYPERLINK \l _Toc486406430 2.2.2（2,1,2）卷积码的状态转移图 PAGEREF _Toc486406430 \h 6 HYPERLINK \l _Toc486406431 第三章 编码器设计方案与对比选择 PAGEREF _Toc486406431 \h 8 HYPERLINK \l _Toc486406432 第四章 VHDL语言实现及仿真调试 PAGEREF _Toc486406432 \h 9 HYPERLINK \l _Toc486406433 4.1编码器电路设计 PAGEREF _Toc486406433 \h 9 HYPERLINK \l _Toc486406434 4.2VHDL描述编码器 PAGEREF _Toc486406434 \h 9 HYPERLINK \l _Toc486406435 4.2调试 PAGEREF _Toc486406435 \h 11 HYPERLINK \l _Toc486406436 第五章 FPGA