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LDACS1中多速率卷积编码器设计与FPGA实现 　　摘 要： 在L波段数字航空通信系统（L?DACS1）中，不同类型的数据采用不同速率传输，为了降低信道的噪声和畸变与多普勒频移的影响，采用具有良好差错控制能力的多速率卷积编码进行信道纠错。通过利用Verilog HDL硬件描述语言完成其FPGA实现与验证，测试结果表明多速率卷积编码器可以实时地调整码率，高效稳定地进行差错控制，满足L?DACS1高速传输仍保持稳定的要求，并且用于实际项目中。 　　关键词： L?DACS1； 多速率卷积编码； FPGA； Verilog HDL 　　中图分类号： TN925?34 文献标识码： A 文章编号： 1004?373X（2013）07?0008?03 　　0 引 言 　　为了解决地?空的数据传输业务增长而带来的高通信速度要求和高宽带要求问题，国际民航组织（ICAO）要求民航通信从航空电报专用网络向新一代航空电网过渡。因此欧洲EUROCONTROL提出了未来航空通信系统（FAC），即L波段数字航空通信系统类型1和2（L?DACS1和L?DACS2），利用L波段（960～1 164 MHz）构建新的地?空无线数据链路，提高数据传输速度，替代之前的窄带通信系统[1]。 　　在L?DACS1中，由于信道的噪声和畸变与多普勒频移的影响[2]，会对传输的信息引起失真和信号判决错误，而且不同类型的数据需要采用不同的速率传输，因此需要使用多速率的信道编码来降低误码率[3]。卷积编码是广泛使用的信道编码技术，具有一定克服突发错误的能力，可以降低信道的误码率，带来很高的编码增益[4?5]。因而多速率的卷积编码是目前L?DACS1中重要的组成部分[1]。 　　1 多速率卷积译码器原理 　　卷积码通常用（n，k，N）表示[6]。其中k表示输入编码器的数据位数；n表示编码器输出的数据位数；N为编码约束长度，[R=kn]是卷积码的码率。L?DACS1协议中采用（2，1，7）结构的主题：卷积编码，其生成多项式为[177，133]，使用三种码率分别是R=1/2，2/3，3/4。L?DACS1中使用的码率R=1/2的卷积编码器结构如图1所示[7]。图1中，D1D2D3D4D5D6 表示编码器的状态索引；U表示输入数据比特；X（1）X（2） 表示输出数据比特。 　　L?DACS1基带信号处理中，为了实现更高的速率和多种不同的传输速率，需要在1/2码率卷积编码的基础上采用删余操作，来实现多码率的卷积编码功能。3/4码率的删余过程如图2所示，2/3码率删余过程如图3所示[8]。 　　3/4码率的删余过程是每输入3 b数据，编码为6 b的数据，删除固定位置的2 b，最终产生码率为3/4的卷积码[8]。 　　 　　1/2码率卷积编码器结构（171，133，7） 　　3/4码率的删余过程 　　 　　，2/3码率的删余过程是每输入2 b数据，编码为4 b的数据，删除固定位置的1 b，最终产生码率为2/3的卷积码。 　　2 多速率卷积编码器的设计与实现 　　多速率卷积编码模块，根据主控单元输出的模式信号（MODE）来控制数据的传输码率，决定数据是否要进入删余处理以及进入哪个删余处理单元。 　　为多码率卷积码在L?DACS1中硬件实为多速率卷积编码器模块端口说明[8]。 　　多码率卷积编码器总模块端口 　　[端口名称＼位宽＼方向＼描述＼DIN＼1＼Input＼输入数据＼EN＼1＼Input＼输入有效，与输入数据同步拉高＼RST_n＼1＼Input＼复位信号，低电平有效＼CLK＼1＼Input＼时钟输入信号75M＼CLK_34＼1＼Input＼时钟输出信号100M＼CLK_23＼1＼Input＼ 时钟输出信号112.5M＼MODE＼4＼Input＼模式信号控制码率0001（1/2）、 　　0011（2/3）、1111（3/4）＼RDY＼1＼Output＼输出有效，与输出数据同步拉高＼DOUT＼1＼Output＼输出数据＼] 　　 　　显示给出的多速率卷积编码器工作流程如下：数据在CLK时钟的驱动下以串行比特流的形式输入1/2码率的卷积码模块中进行编码处理，该卷积编码模块以同步的方式工作，每输入1 b将会并行输出2位编码数据，根据MODE控制信号，判断1/2码率卷积后数据进行何种删余操作，以实现3/4或2/3的码率。 　　若采用1/2码率编码，由于后续模块的实现算法是需要数据串行输入，因此需要进行并/串转换，同时将时钟提高至2×CLK_。为此需要增加一个2位的并入串出型缓存单元即删余缓存单元。若采用2/3和3/4码率编码，经过1/2码率的卷积编码模块处理后，根据MODE信号把数据放入相应的删余缓存进行删余操作，以达到所需的码率。输出时钟CLK_23，CLK_34分别为1.33×CLK和1.