一种高性能字输出端口电路设计.docVIP

一种高性能数字输出端口电路设计 　　摘要：传统多电源系统数字输出端口存在上拉、下拉竞争和上升沿与下降沿的严重不对称等问题，使得延时功耗积很大；而电压波动和误触发导致系统SSN噪声较大。针对这2个问题，提出一种采用快速低转高电平转换电路结构和抗地弹效应输出电路的新型输出端口电路结构，在smic18mmrf工艺下流片。测试结果表明，电平转换单元功耗延时积较传统结构减小5%～15%，SSN噪声幅度减少30%以上，有效提高了输出端口电路性能。 中国论文网 /4/viewhtm 　　关键词：噪声减少；转换电路；电平转换；同步开关噪声（SSN）；延时功耗积；地弹效应；功耗；阈值电压 　　中图分类号：TN402 文献标识码：A在多电源域系统中，数字输出端口主要实现低电源域到高电源域逻辑之间的电平转换以及提供输出驱动能力等功能。数字输出端口的速度、功耗与噪声性能是高速、低电压、低功耗系统设计的???要环节＼[1＼]。本文提出了一种高性能数字输出端口的设计方案，通过改进传统低转高电平转换单元，解决了传统结构上升沿与下降沿不对称的问题，降低了电平转换单元的延时功耗积，改善了输出端口的传输性能；同时，增加了抗地弹效应电路，降低了端口的同步开关噪声（SSN），提高了端口输出信号的传输质量。 　　1数字输出端口结构及原理分析 　　传统多电源系统数字输出端口结构如图1所示，主要包括电平转换和输出驱动2个部分＼[1＼]。其中，数字输出端口用于实现系统内部的1。8 V逻辑信号到端口3。3 V信号的切换；输出驱动实现对信号的输出。图1中传统低转高电平转换单元为了解决上拉、下拉竞争的问题，需设计NMOS管的尺寸为PMOS管的4倍左右＼[2＼]，从而使输出存在上升沿与下降沿的严重不对称。因此，传统的电平转换电路结构存在较大的延时功耗积。使电平转换的上升沿与下降沿对称能有效降低电平转换电路的延时功耗积，提升端口的传输性能＼[3＼]。 　　湖南大学学报（自然科学版）2015年 　　第10期陈迪平等：一种高性能数字输出端口电路设计 　　图1传统多电源域数字输出端口结构 　　Fig。1Conventional multiply powers digital 　　output I/O architecture 　　图1中传统输出驱动结构在输出状态发生翻转时有较大的瞬态电流流过电源与地线的寄生电感L1和L2，引起地弹效应＼[4＼]。地弹效应所产生的地弹噪声电压可简单表示为： 　　Vg=LdIdt。（1） 　　如果芯片上有N个同时向低电平翻转的输出，此时流过地线寄生电感的电流将变为N倍＼[5-6＼]，此时产生的地弹噪声电压可表示为： 　　NVg=NL2dIdt。（2） 　　式中：NVg为地线上的电压噪声，即同步开关噪声（SSN）。同理可知电源线上也将产生同等的SSN噪声。当这个电压波动的值足够大时，就会影响信号的完整性导致寄存器和逻辑电路的误触发，恶化时钟性能（时钟脉冲漏失或增插）等。降低单个端口的地弹噪声电压Vg能有效降低SSN噪声电压NVg，抑制端口对系统电源及地的干扰，同时提高输出信号的质量。随着电路规模的增大，工作频率的增加，如何有效降低高速开关电路的SSN噪声已成为提升系统性能的关键＼[7＼]。 　　2新型数字输出端口设计 　　2。1新型快速低转高电平转换单元设计 　　新型快速低转高电平转换单元电路如图2所示。其中实线部分为传统电平转换电路，M1和M2为低阈值NMOS，M3-M6构成保护M1与M2的耐压单元，M7和M8为高阈值PMOS。本文增加了加速上拉单元如图2中虚线部分，其中，M11/M12管在VDL/VDR下拉时关闭，不与M1/M2管构成竞争；而在VDL/VDR上拉时开启，提升电路的上拉能力，从而达到在增强上拉的同时，不用同时增强下拉来对抗上拉竞争的目的，降低了提升转换速度所需的功耗，有效降低了功耗延时积。 　　图2快速低转高电平转换电路原理图 　　Fig。2Quick voltage levels transform circuit 　　在smic18mmrf工艺中，高阈值PMOS管与低阈值NMOS管，VDDL为1。8 V，VDDH为3。3 V，Vtn为480 mV，Vtp为-630 mV，依据文献[3]，可得M1/M2管（下拉NMOS）的尺寸约为M7/M8管（上拉PMOS）尺寸的6。5倍。在这个条件下，M1/M2管的最大下拉电流ID1max与M7/M8的最大上拉电流ID7max满足关系式： 　　ID1maxID7max=KN（W1/L1）（VDDL-Vtn）2KP（W7/L7）（VDDH-|Vtp|）2。（3） 　　将式（3）代入smic18mmrf下数据参数可得ID1max约为ID7max