逻辑电路设计--加法器4.ppt

复习上次课内容 组合逻辑电路——由各种门电路组成的，用于实现某种功能的复杂逻辑电路； 组合逻辑电路分析——给出组合逻辑电路图，分析其逻辑功能； 组合逻辑电路设计——根据要求把实际问题转化为逻辑问题，根据题意写出逻辑表达式并化简，最后画出逻辑电路图。 2、一位全加器 An---加数；Bn---被加数；Cn-1---低位的进位；Sn---本位和；Cn---进位。—逻辑转换 画出逻辑图(Cn表达式采用与非式) 并行加法器的进位产生与传递 进位链的概念： 并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。我们把构成进位信号产生和传递的逻辑网络称为进位链。 进位链上每一位的进位表达式为： Ci=AiBi+(Ai⊕Bi)Ci-1 设 Gi=AiBi ，称为进位产生函数 Pi=Ai⊕Bi ，称为进位传递函数 ∴ 进位表达式 Ci=Gi+PiCi-1 3、并行加法器的快速进位 展开C1=G1+P1C0 ；C2=G2+P2C1 ；… ，Cn=Gn+PnCn-1 得关系式： C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1 +P4P3P2P1C0 ┇ 以上进位输出只与Gi、Pi以及最低进位C0有关，而且不依赖于其低位进位Ci-1的输入，因此各级进位可以同时产生，形成并行进位。 串行进位的时间延迟 并行进位的特点 并行进位的特点是各级进位信号同时形成，与字长无关，提高了整体运算速度 。并行进位又叫先行进位。 最长延迟时间仅为2ty。 随着加法器位数的增加，Ci的逻辑表达式会变得越来越长，输入变量会越来越多，电路结构也会变得越来越复杂，导致电路实现也越来越困难。 例：用加法器实现两个8421BCD码十进制数加法运算。 在十进制运算时,当相加二数之和大于9时,便产生进位。在二数相加的和数小于等于9时,十进制运算的结果是正确的；而当相加的和数大于9时,结果不正确。 由于4位二进制数相加是逢十六进一，而8421码相加是逢十进一，用4位全加器构成8421码加法器时，必须解决“逢十六进一变成逢十进一”的问题。 BCD（8421）码加法器电路设计 加法器的应用（1） 部分门电路及其传输延迟时间 例4.设计一个交通信号灯的控制电路，每组信号由红、黄、绿三盏灯组成。正常情况下，任何时刻只有一盏灯亮，出现故障，控制电路发出故障信号。 解：（1）设输入变量 红、黄、绿为R、A、G； 灯亮为1，灭为0； 故障信号为输出变量Z， 正常工作Z为0， 发生故障Z为1。 （3）化简为最简与或式 考虑级数的线路设计  ─ 电路的速度要求 ─ 门电路扇入和扇出系数的限制 电路的级数越多，信号通过该电路的延时越大，为了满足电路的速度要求，除提高每个门电路的速度外，另一个办法是压缩电路的级数，以减少传输延时，压缩级数后每个门电路的平均输入端口数和输出负载门电路数通常会增加，这要求设计人员在速度要求和扇入扇出限制之间进行折衷 。 电路： 展开压缩法通常使表达式变繁，电路实现复杂性增加。 我们以全加器为例加以说明 与或非门实现的一位全加器电路 （5）用与或非门实现，卡诺图圈0化简， 求 ，再次求反得到Z。 解：①逻辑抽象 输入变量： 1～3号生产线以A、B、C表示， 生产线开工为1，停工为0； 输出变量： 1～2号发电机以Y1、Y2表示，发电机启动为1，关机为0； 逻辑真值表 例1：某工厂有三条生产线，耗电分别为1号线10kW，2号线20kW，3号线30kW，生产线的电力由两台发电机提供，其中1号机20kW，2号机40kW。试设计一个供电控制电路，根据生产线的开工情况启动发电机，使电力负荷达到最佳配置。 ②逻辑函数式 ③卡诺图化简 1 1 1 1 A BC 0 1 00 01 11 10 Y1 A BC 0 1 00 01 11 10 Y2 1 1 1 1 1 与或式： 与非－与非式： ④逻辑电路图 与或式 与非－与非式 例2：有一大水箱由YS、YL两台水泵供水，水箱中设置了三个水位检测元件A、B、C，如图所示。水面低于检测元件时，检测元件输出高电平，水面高于检测元件时，检测元件输出低电平。现要求水位超过C点时，YS、YL停止工作；水位低于C点但高于B点时，YS单独工作；水位低于B点但高于A点时，YL单独工作；水位低于A点时，YS、YL同时工作。试设计此控制电路。 解：①逻辑抽象 输