微型计算机原理及应用第四章.ppt

;;二、CPU的时序和存储器及外设的时序; 8086 CPU的每条指令都有自己的固定的时序。 从存储器读一个字节(或字)的操作总线周期是由4个T状态组成。 CPU在T1状态把地址信息从地址线A19～A16、AD15～AD0上输出，并且立即发出地址锁存信号ALE，把在A19～A16上出现的高4位地址和在AD15～AD0上出现的低16位地址，在外部地址锁存器上锁存。这样，20位地址信息就送至存储器。CPU也是在T1状态发出区分是存储器还是I／O操作的IO/M#信号。 在T2状态，CPU发出读命令信号(若使用接口芯片8286，还有相应的控制信号DT／R和DEN)。有了这些控制信号，存储器就可以实现读出。在这些信号发出后,CPU等待一段时间，到它的T4状态的前沿(下降沿)采样数据总线AD15～AD0以获取数据，从而结束此总线周期。 ;; 存储器从接收到地址信号，要经过地址译码选择，选中所需要的单元，I／O端口也如此。从接收到IO/M#信号和RD#信号(这些信号一般用作选通信号)，到信息从被选中的单元读出送至数据总线也都是需要一定时间的，它是否能在T4周期的前沿之前完成，这完全取决于存储电路或I／O端口本身。所以，在CPU的时序和存储器或I／O端口的时序之间存在配合问题。 CPU中设计了一条准备就绪——READY输入线.在设计系统的硬件电路时，要根据CPU与所选的存储器的读写速度，分析能否在时序上很好地配合，若需要插入TW周期，就要设计一个硬件电路来产生适当的READY信号。 有了READY信号线，就可以使CPU与任何速度的存储器相连接(当然存储器的速度还是要由系统的要求来选定)。但是，这说明了当CPU与存储器或I／O端口连接时，要考虑相互之间的时序配合问题。; T1:A19-A16(锁存）、AD15-AD0（锁存） T2:CPU发出读信号 T3-T4下降沿，采样数据总线D15-D0获取数据总线周期结束 CPU读存储器时序，不管M接到地址和读命令信号后，能否在T4前沿把数据送至数据总线 配合问题是ready线（ M /IO输给CPU状态线) T3状态的下降沿采样ready信号： 若M或I/O能在T4状态前沿前把数据送至数据总线，ready为一，CPU在T3状态以后进入T4状态，采样数据，总线周期结束。 若M或I/O 不能在T4状态前把数据送至数据总线??则ready为0，CPU在T3状态结束插入TW（且保持采样ready),若ready＝1，TW结束，CPU进入T4，采样数据，结束总线周期。 目的：1）了解指令执行过程 2）选用指令，缩短M和执行时间 MOV AX, 0 4个T SUB AX, AX XOR AX,AX 3个T ; 3）时序配合（CPU、IO/M） 4) 估计CPU完成操作所需的时间 第二节 8086 总线 一、8086的两种组态：最小组态 地址总线：A19~A0 8282（锁存器） BUS： 数据总线：AD0~AD15或8286（发送/接收接口片） 控制总线：CPU供给的控制线提供 8088通过总线控制器。 8288形成两种总线， 控制信号由8288提供 由8086的引脚MN/MX＝1 最小组态 MN/MX＝0 最大组态 (一）最小组态 引脚24到31的意义： 28脚IO/M：区分是存储器访问还会是I/0访问 若为0 高电平 I/O访问 为1位存储器访问 浮空时 CPU处DMA响应（外设←→M）;29