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门电路的种类 门电路是逻辑电路的基本电路。按逻辑与、或、非三种运算，产生三类门电路：与门，或门，非门。输入变量不同，会有二与门，三与门……；不同的逻辑运算可由与非门，或非门构成。在组合逻辑电路中，常见门电路有： 与非门 或非门 异或门 其他简单门电路 时序逻辑设计 概述: 时序逻辑电路又称为同步电路，基础电路包括触发器、寄存器、计数器。 由数字电路知道，任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发生改变。因此，时钟信号是时序电路程序的执行条件，时钟信号是时序电路的同步信号。 时钟的描述 上升沿到来的条件可写为： IF clk =1 AND clk LAST_VAULE = 0 AND clk EVENT； 时钟信号下降沿的属性描述为： IF clk = 0 AND clk LAST_VALUE = 1 AND clk EVENT； 比较上升沿，下降沿的描述方法，可以归纳出时钟边沿属性描述的一般行式为： IF clock_signal = current_value AND Clock_signal LAST_VALUE AND Clock_signal EVENT 时钟信号作为触发信号(1) 时序电路中进程敏感信号是时钟信号 在时序电路描述中，时钟信号作为敏感信号，显式的出现在PROCESS语句后的括号中。 PRCESS(clock_signal) 时序信号边沿的到来将作为时序电路语句执行的条件来启动进程的执行。 这种以时钟为敏感信号的进程描述方法为： 时钟信号作为触发信号(2) PROCESS (clock_signal) BEGIN IF(clock_edge_condition)THEN Signal_out = signal_in； —其他时序语句 END IF； END PROCESS； clock信号作为进程的敏感信号，每当clock发生变化，该进程就被触发、启动，而时钟边沿的条件得到满足时，才真正执行时序电路所对应的语句。 时钟信号作为同步信号 在时序电路的进程描述中，不用敏感信号方式，而用WAIT ON语句来控制程序的执行。在这种设计方式中，进程通常停留在WAIT ON语句上，这个点也称为进程的同步点，只有在时钟信号到来且满足边沿条件时，其余的语句才能执行。WAIT ON语句等待时钟信号的设计方法为： PROCESS BEGIN WAIT ON(clock_signal)UNTIL(clock_edge_condition)； Signal_out = signal_in； -- 其他时序语句 END PROCESS； 时钟信号应用 无论IF语句还是WAIT ON语句，对时钟边沿说明时，一定要说明是上升沿还是下降沿。 WAIT ON语句，只能放在进程的最前面或最后面。 当时钟信号作为进程的敏感信号时，敏感信号表中不能出现一个以上的时钟信号。 复位信号和时钟信号可以同时出现在敏感表中。 复位电路 时序电路的初始状态应由复位信号来设置。根据复位信号对时序电路复位的操作不同，使其可以分为同步复位和异步复位。 所谓异步复位，就是当复位信号有效时，时序电路立即复位，与时钟信号无关。 同步复位(1) 在设计时序电路同步复位功能时，VHDL程序要把同步复位放在以时钟为敏感信号的进程中定义，且用IF语句来描述必要的复位条件。 (A) PROCESS (clock_signal) BEGIN IF (clock_edge_condition) THEN IF (reset_condition) THEN Signal_out = reset_value； ELSE Signal_out = signal_in； -- 其他时序语句 END IF； END IF； END PROCESS； 同步复位(2) PROCESS BEGIN WAIT ON (clock_signal) UNTIL (clock_edge_condition) IF (reset_condition) THEN Signal_out = reset_value； ELSE Signal_out = signal_in； -- 其他时序语句 END IF； END PROCESS； 异步复位(1) 异步复位方法有三个要点： 首先，