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Altera QuartusII 软件操作指南 一、新建工程 双击QuartusII软件启动坐标，即可启动QuartusII软件，启动界 面如下： 新建一个 项目时， 点击file- new project wizard…, 出现以下 一个对话 框： 在上页的对话框中，第一行是需要你指定 项目保存的路径，支持含中文字符的路径，第 二行是需要你为这个项目取一个名称，第三行 是需要你为这个项目的顶层实体取个名字，这 三个设定好后，点击“next”，出现下面一个界 面： 在上页的界面中，你可以添加已经写好的程 序模块，实现模块共享，如果需要添加直接点 击“Add”按 钮就可以 了，如果不 需要直接点 击 “next”， 出现这个 界面： 设置仿真时间区域，并进行波形文件存盘（选择File中的Save as） 接下来分别对各输入端口进行设置，完成之 后，单击保存文件按钮进行保存。 设置完成后需要生成功能 仿真网络表。单击“processing” 菜单下的“generate functional simulation netlist ”命令后自动 创建功能仿真网络表，如下图 所示，完成后弹出相应的提示 框，单击“确定”按钮即可。 相关实验 1-1. 应用 QuartusII 完成基本组合电路设计 (1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计和仿真。 (2) 实验内容：利用QuartusⅡ完成3-8译码器 的文本编辑输入(decoder_3_8 .vhd)和仿真测试，给出仿真波形。 (3)实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验步骤、程序设计、软件编译和仿真分析，给出仿真波形图及其程序分析报告。 2. 用原理图输入法设计八位全加器 (1) 实验目的：熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 (2) 实验原理：一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。 (3)实验内容 1. 完成半加器和全加器的设计 . 2. 建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器. (4) 实验报告：详细叙述 8 位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图. ：为选定的信号不进行赋值； ：为选定的信号赋原值的相反值； ：专门设置时钟信号； ：把选定的信号用一个时钟信号或是周期性信号来 代替； ：为总线信号赋值； ：为选定的信号随机赋值； 保存好文件,默认文件名 单击“assignments”菜单下的“settings”令，在弹出的“settings”对话框中进行设置。如上图，单击左侧标题栏中的“simulator settings”选项后，在右侧的“simulator mode”下拉菜单中 选择“functional”选 项即可，单击“ok” 按钮后完成设置。 启动仿真 仿真结果 管脚分配 重新编译 下载至芯片 管脚锁定： 当一个项目的顶层实体设计完成后，就可以进行管脚锁定和约束。 锁定前先进行一些设置：Assignment→Device 器件与管脚选项 →DevicePin… 将未使用的管脚设置：input tri-stated(输入三态) 还可以进行配置芯片的设置； IO管脚电压规格的设置，等等 管脚锁定： Assignment→Pin Planner 项目实体定义的IO端口与芯片管脚的对应关系： 取决于所选的实验模式