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- 2018-08-09 发布于浙江
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acer双核架构及电时序图
* CLK_PCIE_MINI1 (100 MHz) CLK_PCIE_MINI1# (100 MHz) CLK_PCIE_PEG# (100 MHz) CLK_PCIE_PEG (100 MHz) CLK_ICH14 (14 MHz) CLK_MCH_BCLK# (133 MHz) AG1 Clock Block Diagram CPU GMCH Calistoga CLK_CPU_BCLK (133 MHz) CLK_CPU_BCLK# (133 MHz) CLK_MCH_BCLK (133 MHz) Crystal 14.318MHz CPUC1 CPUT1 CPUC0 PCLK_PCM (33 MHz) CLKGEN ICS954305 X1/X2 CARDBUS PCI7412 1394Controller Card Reader CPUT0 DDR2 NORMAL TYPE DDR2 NORMAL TYPE M_CLK_DDR1/# PCICLK1 PCICLK4 MINI PCI PCLK_MINI (33 MHz) PCICLK2 Crystal 10MHz KBC H8 ICH7-M X1/X2 RTC 32.768kHz PCICLK_F0/ITP_EN USB48/FSLA REF1 CODEC ALC883 MDC ACZ_BITCLK AC_BTCLK_MDC Crystal 24.576MHz CLK48_ICH (48 MHz) CLK_ICHPCI(33 MHz) PCLK_KBC (33 MHz) SRCT8 CLK_PCIE_MINI2 (100 MHz) FWH PCICLK3 SRCC8 CLK_PCIE_MINI2# (100 MHz) CLK_PCIE_ICH(100 MHz) CLK_PCIE_ICH#(100 MHz) SRCT9 SRCC9 SRCT5 SRCC5 Graphic ATI M54P/M56P LAN BCM4401E Crystal 25MHz SRCT1 SRCC1 SRCT2 SRCC2 SRCT3 SRCC3 CLK_PCIE_3GPLL (100 MHz) CLK_PCIE_3GPLL# (100 MHz) BCLK1 BCLK0 HCLKIN HCKLIN# GCLKP GCLKN CLK14 CLK48 PCICLK DMI_CLKN DMI_CLKP M_CLK_DDR0/# M_CLK_DDR3/# M_CLK_DDR2/# PCLK_FHW PCLK_LAN (33 MHz) SIO PC87392 PCLK_SIO (33 MHz) CLK14_SIO (14 MHz) CLK48_CARDBUS (48 MHz) Easy Port 4 CLK_PCIE_DOCK1 CLK_PCIE_DOCK1# (100 MHz) CLK_PCIE_DOCK2 CLK_PCIE_DOCK2# (100 MHz) (100 MHz) REF0 SRCT10 SRCC10 CLK_PCIE_LAN1 CLK_PCIE_LAN1# SRCT7 SRCC7 CLK_PCIE_SATA(100 MHz) CLK_PCIE_SATA#(100 MHz) SATA_CLKN SATA_CLKP SRCT4 SRCC4 MINI Card2 MINI Card1 (100 MHz) MINI Card1 CLK_PCIE_NEW (100 MHz) CLK_PCIE_NEW# (100 MHz) SRCC6 SRCT6 AG1 Power Budget Block Diagram 1D05V_S0 (Core/I/O) (2800mA) 1D5V_S0 (PCIE/SATA/USB) (950mA) 1D5V_S5 (USB/SUS/LAN/SUS) (270mA ) 3D3V_S0 (PCI/IDE) (190mA ) 3D3V_S5 (LAN/SUS) ( 390mA) 5V_S5 (SUS) (10mA) ICH7M VCC_CORE_S0 1D05V_S0 (CORE+VTT) 4800mA ) 3D3V_S0 (TVDAC) (160mA ) 1D8V_S3 (DDR II) (3100mA ) 2D5V_S0 (CRTDAC/A_LVDS) (138mA) 1D5V_S0(TVDAC/D_LVDS/PLL/PCIE/DDR IIHSIO) (3300mA) Calistoga Yonah 1D5V_S5 VC
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