应用VHDL语言方法设计简易正弦波信号发生器《EDA技术》教学ppt课件.pptVIP

下一页 上一页 §8.3 相关技术基本知识与基本技能 signal bb:std_logic_ vector(6 downto 0); signal tt:integer range 0 to 127; begin process(clk) begin if clkevent and clk=1 then bb=bb+1; end if; end process; process(p,d) 下一页 上一页 §8.3 相关技术基本知识与基本技能 begin if pevent and p= 1 then if d=0 then tt=tt+ 1; else tt=tt-1; end if; end if; end process; y=bb+tt; end choice; 下一页 上一页 §8.3 相关技术基本知识